益華電腦（Cadence）28日表示，台灣積體電路製造公司已於其0.13微米設計參考流程中採用Cadence CeltIC信號完整性分析解決方案。CeltIC將可提供使用台積電設計參考流程的使用者，在送出設計光罩之前即能找出並修復串擾雜訊（crosstalk noise）的問題，藉以降低矽重轉（silicon re-spin）的必要性。

「台積電已在數個設計光罩案例中使用CeltIC來檢查耦合雜訊問題，」台積電行銷副總胡正大表示，「我們對於其高精確度、智慧型雜訊脈衝（glitch）掃描功能、以及富有效率的執行速度等特性感到印象深刻。CeltIC是我們深次微米設計流程中一個整合起來的元件模組。」

為確保在0.13微米及以下等級能夠較快速地量產，在設計階段－而非在送出設計光罩之後－便應進行信號完整性的分析。設計師們已經在數個台積電的設計案中，使用CeltIC來檢查並修復串擾雜訊錯誤。

「我們很高興能夠藉由台積電對CeltIC應用在其最新的設計參考流程中的這項選擇來建立我們之間一個長遠的關係，」Cadence IC行銷副總Charlie Huang如此表示。台積電與Cadence認知到串擾雜訊是一個關鍵性的設計問題，必須在整個設計流程中予以考量。

CeltIC是一個應用在數位CMOS IC上、先進的串擾雜訊分析工具，它可以計算串擾雜訊對功能與時序延遲上的影響。它藉由分析並擴散傳達雜訊脈衝來驗證電路的雜訊免疫性以及確保電路的功能有效。它同時也能以SDF格式輸出雜訊所引出的時序延遲變化，以回授至靜態時序分析。除此之外，它亦可以修復串擾雜訊問題以及產生ECO給佈局與繞線。CeltIC用ECHO模型處理數百萬閘級平坦或階層層級的SoC設計。CeltIC密合無痕地整合在Cadence Encounter與Cadence Silicon Ensemble-PKS（SE-PKS）中，它同時亦可獨立地於協力廠商的佈局與繞線、寄生參數（parasitic）抽取、與靜態時序分析等工具中使用。CeltIC支援標準的元件庫與介面格式。