益华电脑(Cadence)26日指出，德州仪器(TI)已经决定让其ASIC团队，全面使用CadenceR First EncounterR实体原型及配置系统。 TI会将First Encounter整合在其特殊应用积体电路设计的流程中，以作为设计复杂、要求高效能的积体电路分割和时间分配解决方案。 TI已经将Cadence CeltIC整合在其ASIC设计流程中，作为讯号干扰故障(crosstalk glitch)分析用的签证工具，同时也已经完成对Cadence晶片模拟用之64位元4.0 NC-SIM的验证作业，以便支援超大型晶片设计的VHDL和Verilog的使用。

TI ASIC副总裁Steve Sutton表示，『我们发现Cadence的技术可以有效解决奈米制程技术特有的各种问题。我们之所以选择First Encounter，是因为它可以简化大型晶片的设计。 TI层级式设计流程的关键部分，就是可以预测分割和分配的控制结果，因此可以大幅改善我们和我们客户非常复杂之晶片设计的上市速度。 』