Cadence Design Systems, Inc.(益華電腦)今天宣布推出 Cadence Cerebrus 智慧晶片設計工具 (Cadence Cerebrus Intelligent Chip Explorer)，這是一款以機器學習為技術基礎所開發的新型工具，可實現數位晶片設計自動化和規模化，讓客戶能夠更快速地達到客製化晶片設計的目標。

相較於人工操作方式，Cerebrus 和 Cadence暫存器傳輸級到簽核流程(RTL-to-signoff) 的結合，使高階晶片設計人員、電腦輔助設計團隊和矽智財開發者，能提高多達 10 倍的工程生產力，以及優化高達20%的功耗、效能與面積(PPA)。

Cerebrus的問世，不僅成為Cadence眾多數位產品的一員，也讓Cadence 提供業界最先進以機器學習為基礎的數位全流程，其範圍涵蓋合成(synthesis) 、實現(implementation)到簽核(signoff)等。此一新工具可在雲端平台運作，它可利用高度且可擴展的運算資源，快速滿足市場上廣泛多元的設計需求，包括消費性、超大規模運算、5G 通訊、汽車和行動裝置等。

Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶(Chin-Chi Teng)博士指出:「過去，設計團隊無法使用自動化方式，重複運行前次的設計程式，導致每個新項目耗費過多時間在人工學習上，並造成利潤損失。Cerebrus 的問世，標示著機器學習技術所帶動的數位晶片電子設計自動化產業的革新，讓工程團隊可以釋放人力操作，進而有機會在組織中產生更大的影響。 隨著產業繼續朝先進節點、設計尺寸和複雜性漸增發展時，Cerebrus 正可以讓設計人員更有效地實現功耗、效能與面積(PPA)的優化目標。」

Cerebrus 是Cadence數位全流程多元產品的一部分，能與既有產品無縫協作，包括 Genus 合成解決方案、Innovus設計實現系統、Tempus時序簽核解決方案、Joules RTL電源解決方案、Voltus電源完整性解決方案，以及 Pegasus驗證系統。此無縫協作可以提供客戶快速的設計收斂途徑以及更佳的可預測性。

Cerebrus 可以為客戶提供下列益處：

‧ 強化機器學習效能：快速找到工程師可能不會主動嘗試或探索的流程解決方案，從而提高功耗、效能、面積(PPA)和生產力。

‧ 機器學習程序可重複運行：可以讓前一次的設計學習，自動應用在未來的設計工作上，縮短達到更佳產出的時間。

‧ 提高生產力：讓單一工程師能夠同時針對多個模塊，進行完整的RTL到GDS流程自動優化，提高全設計團隊的生產力。

‧ 大規模分佈式運算：提供可擴展式的就地部署(on-premises)或雲端的設計探索，以加快流程優化。

‧ 方便使用的人機介面：強大的操作功能，讓使用者可以進行互動式結果分析與運行管理，獲得晶片設計指標相關的重要見解。

瑞薩電子公司共享研發EDA部門數位設計技術部總監Satoshi Shibatani指出：「為了使採用最新流程節點的新產品效能極大化，我們工程團隊使用的數位實現流程必須不斷更新。自動化設計流程的優化，對於在更高產量需求中完成產品開發，至關重要。Cerebrus 以其創新性的機器學習能力，和 Cadence RTL-to-signoff工具，提供了自動化流程優化和佈局規劃開發，將設計效能提高 10% 以上。在取得這一成功之後，我們將能夠在最新設計項目中，採用此新方法來開發。」

三星晶圓代工設計技術副總裁Sangyun Kim表示：「隨著三星晶圓代工不斷採用最新的製程節點，效率對我們設計技術協同優化 (DTCO) 計劃至關重要，我們一直在尋找創新方法以在晶片設計實現方面優化 PPA。作為我們與 Cadence 長期合作夥伴關係的一部分，三星晶圓代工多個應用程序中已使用了 Cerebrus 和 Cadence 數位設計流程。我們觀察到，與耗時數月的手動工作相比，一些最關鍵模塊的功耗在短短幾天內降低了8% 以上。此外，我們使用 Cerebrus 進行自動化佈局規劃配電網絡規模調整，這使最終設計時序提高了 50% 以上。由於 Cerebrus 和數位設計實現流程提供了更好的 PPA 和明顯的生產力優化，該解決方案已成為我們 DTCO 計劃寶貴的一部份。」