Altera公司发布Quartus II软体14.1版，扩展支援Arria 10 FPGA和SoC—FPGA业界具有硬式核心浮点DSP模组的元件，也是整合了ARM处理器的20 nm SoC FPGA。 Altera最新的软体版本可立即支援整合在Arria 10 FPGA和SoC中的硬式核心浮点DSP模组。用户现在可以选择三种独特的DSP设计输入流程，DSP性能达到1.5 TFLOPS。软体还包括多项最佳化，加速Arria 10 FPGA和SoC设计时间，提高了设计人员的效能。

Arria 10 FPGA和SoC中整合IEEE 754相容浮点DSP模组，提高浮点DSP性能、设计人员的效能以及逻辑利用率。 Quartus II软体14.1版提供了高阶工具流程，为硬式核心浮点DSP模组提供多种设计输入选项，支援用户迅速设计并实现解决方案，满足各种需要大量运算的应用需求，例如高性能运算（HPC） 、雷达、科学和医疗成像等应用领域。这些设计流程包括为软体程式设计人员提供的OpenCL，为采用模型架构的设计人员提供的DSP Builder，以及为传统FPGA设计人员提供的硬体描述语言（HDL）流程。与软式核心的实现方式不同，硬式核心浮点DSP模组不会占用宝贵的逻辑资源来实现浮点操作。

现在可以订购Quartus II软体14.1版。 Altera的软体订购程式将软体产品和维护费用合并在一个年度订购支付之中。订户可以收到Quartus II软体、ModelSim-Altera入门版软体，以及IP基本套装的全部授权，它包括Altera最热门的IP核心。 （编辑部陈复霞整理）

产品特色

‧增强设计空间管理器II（DSE II）工具加速了时序收敛，为用户提供即时状态和报告资料。资料可以用于和运算群组同时产生的多次编译进行逐项比对。

‧最佳化的集中式IP分类和改进后的图形使用者介面（GUI）有助于在一个位置进行储存，易于找到所有订制IP。

‧此外，Altera新的非挥发性MAX 10 FPGA在小外形封装、低成本和即时启动可程式化逻辑元件封装中包含了双配置快闪记忆体、类比和嵌入式处理功能。

‧增强JNEye序列链路分析工具进一步简化了电路板层级的设计和规划。 JNEye工具结合Arria 10矽晶片模型，能够模拟Arria 10设计中的传输线模型，估算插入损耗和串扰参数。