隨著半導體製程技術的進步，及電腦/電子產品對高速與高整合度晶片的殷切需求，越來越多的系統與周邊功能經由更細微的製程及封裝技術，結合而成為一顆擁有完整架構的單晶片成品。舉例而言，個人電腦的系統晶片廠商非但已成功地運用0.25微米製程，將圖形顯示、影像次系統與核心邏輯主系統整合為一，更嘗試進一步加入微處理器方塊，以提供「資訊家電」產品快速輕巧而又低價的強力引擎。

相對於晶片密度的日益提高，製程精密度勢必要不斷地壓低，以取得合理的晶片面積和可接受的市場價格。然而，當製程技術達到0.35微米或更小的尺寸時，便會引發一些顛覆傳統設計觀念的議題。其中最重要一項變化為電路閘級間的接線延遲時間將會大過電路閘本身的延遲時間，導致舊有的時序模擬程序會造成極大的誤差，無法準確地顯示電路設計上實際的運作速度及時序，進而影響晶片實際生產時的產出量率及功能指標。

時序驅動設計流程
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