IC製程技術的持續發展，為電子商品的市場帶來難以計數的新機會和成長動力。最近更協助系統廠商以消費者所能負擔的價格，提供前所未有的效能及特色。矽晶片容量與消費者對電子產品使用需求的同步成長，則促使設計技術進一步發揮其潛能。

雖然IC製程技術持續加速推進，但如今設計再利用（Re-use）與設計自動化（Design Automation）技術卻似乎成為開發系統單晶片（SoC）的主要技術障礙；同時這項障礙造成的生產力斷層也在逐步加大之中。(表一)所示為不斷增加的複雜度、首次及後續設計週期的減少、設計再利用及應用整合等條件的組合等，均已對電子設計程序造成一個根本上，無可避免的不連續性。這些現象預見了IC製造技術的水準，可望將複雜的系統完全整合在單一晶片上，但要達此理想，還需倚賴一套先進的設計流程，方能奏效。

現有的IC設計方法，仍不足以輔助最進步的製程，達到系統單晶片整合的目標。以1980年代早期晶元程式庫（Cell Library）帶動的ASIC作為典型的例子，現代的ASIC設計也必須提昇至更高的設計生產力水準，才能滿足各項功能要求。這種設計方法的演進不只可減少開發的時間與精力、增加可預測性、降低SoC設計的複雜度，更能減少製造過程中所涉及的風險。

這種轉移到SoC設計的必然方向，有賴於兩項產業的發展趨勢：一是因應SoC元件及衍生產品快速設計之需要而促進以應用為主之IC整合平台；其次是可廣泛取得的再利用虛擬元件。

何謂系統單晶片（SoC）設計？

首先我們必須將SoC設計定義成一個標準作業模式，並且可廣為業界接受。1996年成立的虛擬插槽聯盟（Virtual Socket Interface，VSI），是以培養發展及確認IP再利用區塊的設計與整合標準為理想的最具公信力組織。該聯盟將系統單晶片定義為「高整合度的元件，也同時稱為矽級晶片、單晶片系統、系統級LSI、系統級ASIC，或系統級整合元件。」Dataquest也曾定義SoC元件為具有「超過10萬閘及至少有一個可編程核心，並內建記憶體的高整合度晶片。」

綜合上述的理論，SoC設計大致可定義為一個極複雜的IC，它將一個終端產品的主要功能核心整合至單一晶片或晶片組之中。一般而言，SoC設計通常會納入一個可編程處理器，內建晶片上的記憶體，及一個硬體加速單元。它同時也擁有介面電路與外界的元件或系統連繫。SoC設計同時包含硬體與軟體模組，由於與真實世界直接連接，SoC設計也經常涉及類比元件，未來更有可能加入光電/微機電系統（Opti/MEMS）模組。

日本的電子產業協會（Electronic Industries AssoCiation）已針對公元2002年前設計Cyber-Giga-Chip，提出一套完整的電子設計自動化（EDA）技術發展藍圖。此一設計共包含DRAM、快閃記憶體（FLASH）、CPU核心、數位訊號處理器（DSP）核心、訊號處理及協定控制硬體、類比方塊、特定用途硬體單元及晶片上匯流排等，充分說明了未來SoC設計所涵蓋的複雜程度。

《圖一　關鍵性技術的歷史演進》 - BigPic:671x348

關鍵性技術

IC製程技術改變所造成的設計模式不連續性，需採用新的架構加以克服。關鍵性技術是用來轉移到下一代設計方法的建構基石。一般而言，新的製造技術會與特殊的設計方式共同搭配使用，才能彰顯優勢。通常為了早日完成首件產品設計，往往會在研發過程中面對許多挑戰。

因此在設計初期運用的各種特殊設計手法，經常會帶來許多意想不到的效果。由於這些新技術為設計能力、功能性成本、設計方法及改變工程步驟，提供了顯著的改善助益，因而自然成為刺激更大幅改變的必要手段。

回首設計技術的演進，我們可以很容易地認定許多重要的技術，如(圖一)。例如，閘級模擬驅使設計驗證容量增加到足以因應矽容量的規模；但在閘級邏輯範圍內的設計，卻意味著被迫接受模擬器及相關程式庫模型建立準確度的限制，這將導致基本設計法則的根本改變。

類似的情形也發生於RTL層級的合成技術。RTL可協助提昇設計者的生產力，但它同時也需轉換成以RTL為基礎的設計輸入、驗證，並接受最佳化技術的可預測性限制。這些關鍵技術通常是累積而成；也就是說，它們是相互依存，以便對生產力造成綜效的改善。另外，它們也還要包容先前採用不同設計方法的舊設計存檔。

主要設計方法

如(圖二)之說明，現今採用的設計方法可區分為時序驅動設計（Timing Driven Design，TDD）、以方塊為基礎的設計(Block Based Design，BBD)及以平台為基礎的設計(Platform Based Design，PBD)等三類模式。三者的區隔則視其所使用的關鍵技術、設計容量，以及對設計再利用的投資及層級而定。

然而，上述三種模式的每一區隔間，仍有灰色地帶存在，其間還是可發現某些特定的設計族群。另外，設計方法的轉換過程，本質上是依序發生的。從TDD移往PBD是一個多重步驟的過程。雖然較大的投資與更精確的目標可以減少整體的轉換時程，但是一個BBD實驗基礎仍是升級至PBD不可或缺的要素。

《圖二　主要設計方法》 - BigPic:685x336

各種設計方法簡介

時序驅動設計（TDD）

時序驅動設計（TDD）是用來設計中型規模及複雜度ASIC的最佳方法，主要是針對DSM處理器週圍的邏輯組合。只用到極少的再利用方塊，因此不需要階層式（Hierarchical）設計組織架構。以時序（Timing）、晶元大小或電源等限制條件驅動的RTL至矽晶片設計流程，具有相當大的時效風險。

傳統上，這是透過在RTL驗證完成前的良好實體設計來管理的。若要在扁平式（Flatten）晶片製作環境下成功地執行一致的設計，即需用到改變管理與平面圖控制技術，這可將RTL中不可避免的「最後一隻虫」結合至實體設計，並保持TDD的最佳化結果。

以區塊為基礎的設計（BBD）

係為了因應設計複雜度增加、系統、RTL與實體層間的新關係、電路再利用等因素而創造的模式。理想上，BBD是系統層級的行為模型所建成，這也是軟硬體取捨及使用軟體模擬或硬體仿真的軟硬體功能，協同驗證設計執行的關鍵位置。

新的設計元件隨後會被分割，再安排到特定功能的RTL方塊；接著依照預定的時序、電源及面積等限制條件進行設計工作。這與TDD採用的方法正好相反，TDD中的RTL是沿著合成規則的界限逐步構築而成；在有限的應用空間中（高度的演算法則），行為合成將與資料路徑搭配，以發展出更新的功能。

一般而言，BBD中許多再利用的功能階無需進一步再修正或再驗證。可編程處理器核心（如DSP，微控制器或微處理器），將會以可預測，預先驗證過的硬體或韌體（電路單或平面規劃）方塊；或是可修改，重新驗證的RTL檔案等型式讀入設計環境內。

這種高複雜度的設計，通常都會採用匯流排型式的架構，匯流排可能由處理器決定或由用戶自訂。此外，也還會應用到非常普及的扁平製造測試架構。而全部或部份掃描，以多工器為基礎及內建自我測試（BIST）等方式都有可能，端賴覆蓋率、可製造性及面積/成本等因素的綜合考量。

不管是在階層式或扁平式內容下，都一定要執行時序分析。由上而下的規劃會產生個別方塊的預算，交由合成工具層層地分析各部份的時序。設計人員之後可選擇扁平式或階層式最終繞線莘取結果。除此之外，再視該設計所要求的精確度，決定扁平式或階層式的詳細時序分析。

設計需求中也包含精確度的誤差範圍，或達到設計歛的保護帶，此一保護帶的管理將是DSM設計中最重要的成敗關鍵。由於BBD需要一個有效率的方塊層級平面規劃工具，以便快速地估算出RTL的方塊大小；而為所有方塊及其內部連線建構合理的延遲預算，則是確保達到收斂的基本條件。使用能理解實體設計限制的合成工具，更能有助於增加收機率。

在BBD設計中，設計小組與ASIC廠商之間的文件交接，經常發生在比TDD還低的設計層級。一個完整佈線的電路單（Netlist）或GDSII，都是可能的做法。雖然RTL交接非常吸引人，但經驗顯示，唯有在產品研發及ASIC廠商的設計人員共同合作的模式下，才會有效。若是缺乏預先驗證過的固定特性方塊，作為主要設計內容，RTL交接對大部份積極的設計案件都是不切實際的。

以平台為基礎的設計（PBD）

為更進一步的技術演進。PBD包括TDD與BBD技術所累積的能力，外加密集的設計再利用及設計階層（Hierarchy）觀念。針對新開發的產品，PBD可減少整體的TTM（Time-to-Market），擴大機會及加快推出後續產品的速度。與BBD相同，PBD是一種由系統層級開始的組織層級式設計方法。

PBD與BBD的最大差異，在於PBD經過多方面，有計劃的設計再利用考量以達到最高生產力的要求。生產力的提昇是因為採用具有標準異面的可預測、事先驗證過之功能方塊。設計再利用的設計方法愈週延，功能方塊的改變就愈少。PBD設計方法將設計分為兩部份，一是方塊創作，另一個則是晶片系統整合。

◆方塊創作

主要是採用適合該方塊型態（TDD、BBD）的設計方法，而該方塊往後又能輕易地與多重目標的設計結構連接。為了發揮效益，就必須先建立介面標準與虛擬系統設計兩個主要觀念。

◆系統晶片整合

著重於設計，驗證系統架構與方塊間的介面。從方塊創作到系統整合間的遞送是標準化的（類似VSI或VSI基礎的變形）、多層級的，直接顯示從系統到實體理論的設計程序。

整合作業從分割圍繞在事先即已存在的方塊層級功能之週邊系統開始，同時確認新的或所需的差異化功能。在系統層級完成分割動作後，再依續執行效能表現分析，硬體/軟體設計取捨及最後的功能驗證等設計工作。

PBD主要是使用軔式或硬式的可預測、事先驗證過的功能方塊。這些方塊可做成軟式的電路檔，再做為製程演變的推進器。在某些情況下，為保障安全及降低複雜度，製造商會將硬式虛擬元件（Virtual Component，VC）的詳細實體特性加以整合。

軔性虛擬元件（VC）會被用來表示設計長寬比的彈性，而硬式VC則是用來製作晶片主要的最佳化功能。某些方塊創作可提作其軔式及硬式VC的多重長寬比選擇，以減少配置時的難度。少部份的關鍵性介面與支援功能，則可以軟式VC代表，並在整合過程中融入設計內。

對PBD而言，設計人員與晶圓供應商之間的交接範圍會變得更為寬廣。PBD與BBD很類似，均使用Customer Owned Tooling（CoT）為基礎的電路單（Netlist）/GDSII交接方式。但無論如何，當設計逐漸由可預測、事先驗證過的可再利用方塊主導之後，RTL簽認（Sign-Off）的改變將有極大成功的機率。

RTL Sign-Off成功與否取決於晶圓廠在其製程上，處理DSM特殊現象及滿足客戶對TTM強大壓力的態度。舉例而言，在只有六個月的設計週期內，要佔用3～5個月的實體設計期間，這是絕對無法接受的安排。

《表一　IC製程技術的演進》 - BigPic:692x187

再利用－SoC設計的成敗關鍵

當設計模式跨入SoC型態後，TTM（Time-to-Market）會主導產品的計劃與開發時限。半導體廠商的技術藍圖，均表明「設計分享」為規劃未來方向的最高方針。設計再利用在短程中可領先對手；中長程來看則是生存的必備之路。因此當VSI聯盟著手播種SoC產業時，即有許多公司開始開發不只與VSI提案相容，更可根本改變其設計流程的，跨公司間相互再利用的解決方案。

調查發現，即使是某一公司自行開發使用的專屬IP，也未必能成功地再利用於特定的工具、製程或技術之上。唯有建立一套涵蓋IP整合、創造、取用、保護、價值確認、移動與支援的系統，才能真正享有生產力的優勢。必須先有看得到的IP系統研發計劃，始能知道要創造什麼、購買什麼、重行設計什麼、使用何種標準與打破什麼障礙等答案。

「再利用IP」一直以來都是快速提昇生產力的基本口號。業界盛傳的一些術語，如設計工廠（Design Factory），或晶片組裝（Chip Assembly）等；就好像福特汽車的生產線可以將從前設計的零件，或其它地區、公司製造的半成品，組裝成一部汽車那麼神奇。然而二十多年來，經過無數電子工廠與軟體設計公司管理階層的種種努力，所得到的成效還是極為有限，仍舊還有許多承諾無法實現。

究其原因，大家都知道再利用一定可行，並且效果顯著。以基層的觀點來看，做完一項工作的團隊在做第二次時，生產力明顯會更佳。因此，再利用的知識明顯地潛藏在設計人員的腦中，以及他們使用過工具、製程與技術的經驗中。若是另組一個團隊重做同樣的工作，則無法提昇任何生產力，這是由於新團隊無法累積經驗之故。IP再利用的困難來自技術、組織及文化障礙等各個層面，惟有定義清楚可行的再利用模式、法律規範、商業慣例與管理準則，才有大量普及應用的機會。

SoC與生產效益

SoC的成功，需要許多不同條件的共同配合。可由製造與測試角度來支援小於0.2微米設計的製程改良晶片技術仍持續進行之中。同時，創造與整合晶片的設計工具與流程還未達成熟之境，甚或尚未推出。即使在此種種困難環境下，仍有兩項新興的核心設計技術可點出SoC的生產力效益。

這兩項新興技術分別為整合平台與介面為基礎的設計方法。它們同時代表了設計原理、工具、架構、方法與管理的整體融合。當大部份的半導體製造、設計與工具廠商，都接納並依據上述技術規劃整體作業環境後，必定能見到更多SoC產品問市，帶給消費者更大的科技應用空間。

（本文作者為荷商益華台灣分公司行銷總監）