台积电成功为客户产出65奈米嵌入式动态随机存取内存（embedded DRAM）客户产品，此一产品的DRAM容量达数兆位级，并且首批产出芯片就通过功能验证。

台积电过去已于2006年第二季为客户量产65奈米产品。在此之前，台积电已自2006年第一季起为客户产出90奈米嵌入式DRAM产品。台积电也提供客户多种由台积自行开发的内存宏（memory macros），目前有10余个90奈米客户产品使用这些内存宏。

与前几个世代的高密度内存制程相较，台积电的65奈米嵌入式DRAM制程及硅智财IP具有更大的内存总线量（bandwidth）、更低的耗电量以及组件和宏尺寸减少将近50％等优势。

Nvidia手持式产品事业部总经理Michael Rayfield 表示：「Nvidia非常高兴能够与台积电合作，参与台积电65奈米嵌入式DRAM制程的开发，此一制程已经通过验证，成为我们最先进的手持式绘图处理器（GPU）产品生产平台，其效率也使得我们能够进一步提升移动电话产品的功能。」

台积电企业发展副总经理陈俊圣表示：「在与客户沟通后，我们相当了解客户的需求。我们深信台积电此一最新的65奈米嵌入式DRAM制程及硅智财，将是未来整合无线、消费性及通讯功能产品成功上市的最佳后盾。同时，此一产品整合趋势所建构的多任务运算平台，将是下一世代创新的重要基础」。

采用台积电65奈米嵌入式DRAM制程能够提供更大的内存总线量，为电子游戏机、高阶网络产品、电子消费产品以及多媒体处理器提供更佳的竞争优势。与其他高密度内存制程相较，此一制程技术的操作耗电以及待机耗电更低，同时在操作时也无须耗费额外电力来启动输入/输出组件。

由于此一制程整合了逻辑与内存功能于面积更小的单一芯片上，因此能使得系统产品电路板更为轻薄短小，也提高了系统的可靠度。

台积电65奈米嵌入式DRAM制程使用低温操作制程，与其标准的金氧互补半导体（CMOS）制程兼容。同时，此一制程与所有65奈米逻辑数据库兼容，提高了硅智财重复使用的效率。此一制程进一步提高了芯片的数据保留时间（retention time），也针对低耗电量需求的产品提供了特殊的省电选择，包括睡眠模式（sleep mode）、部分断电（partial power cut-off）以及芯片内温度补偿（on-chip temperature compensation）。

台积电65奈米嵌入式DRAM制程使用低介电质/铜导线（low-k/copper）做为组件连接的材料并以硅化镍（Nickel Silicide）做为晶体管连接的材料，金属层最多可达10层，此嵌入式DRAM组件尺寸不到同为 65奈米SRAM组件大小的四分之一。同时，备有从4Mbits到256Mbits的宏密度供客户选择。

台积电设计支持产业生态环境（Design Support Ecosystem）支持上述65奈米嵌入式DRAM以及硅智财，此一生态环境包含通过可制造性设计（DFM）认证的65奈米芯片设计相关产品与服务。同时，台积公司设计参考流程7.0版（Reference Flow 7.0），以及通过台积公司制程验证，由台积自行开发或由合作伙伴提供的多种硅智财和组件数据库，包括静态随机存取内存编译程序（SRAM compliers）、输入/输出组件（I/Os）及标准组件数据库（standard cell libraries），也支持上述65奈米DRAM以及硅智财。