Cadence Design Systems, Inc.(益华电脑)今天宣布推出 Cadence Cerebrus 智慧晶片设计工具 (Cadence Cerebrus Intelligent Chip Explorer)，这是一款以机器学习为技术基础所开发的新型工具，可实现数位晶片设计自动化和规模化，让客户能够更快速地达到客制化晶片设计的目标。

相较于人工操作方式，Cerebrus 和 Cadence暂存器传输级到签核流程(RTL-to-signoff) 的结合，使高阶晶片设计人员、电脑辅助设计团队和矽智财开发者，能提高多达 10 倍的工程生产力，以及优化高达20%的功耗、效能与面积(PPA)。

Cerebrus的问世，不仅成为Cadence众多数位产品的一员，也让Cadence 提供业界最先进以机器学习为基础的数位全流程，其范围涵盖合成(synthesis) 、实现(implementation)到签核(signoff)等。此一新工具可在云端平台运作，它可利用高度且可扩展的运算资源，快速满足市场上广泛多元的设计需求，包括消费性、超大规模运算、5G 通讯、汽车和行动装置等。

Cadence资深副总裁暨数位与签核事业群总经理滕晋庆(Chin-Chi Teng)博士指出:「过去，设计团队无法使用自动化方式，重复运行前次的设计程式，导致每个新项目耗费过多时间在人工学习上，并造成利润损失。Cerebrus 的问世，标示着机器学习技术所带动的数位晶片电子设计自动化产业的革新，让工程团队可以释放人力操作，进而有机会在组织中产生更大的影响。 随着产业继续朝先进节点、设计尺寸和复杂性渐增发展时，Cerebrus 正可以让设计人员更有效地实现功耗、效能与面积(PPA)的优化目标。 」

Cerebrus 是Cadence数位全流程多元产品的一部分，能与既有产品无缝协作，包括 Genus 合成解决方案、Innovus设计实现系统、Tempus时序签核解决方案、Joules RTL电源解决方案、Voltus电源完整性解决方案，以及 Pegasus验证系统。此无缝协作可以提供客户快速的设计收敛途径以及更佳的可预测性。

Cerebrus 可以为客户提供下列益处：

‧强化机器学习效能：快速找到工程师可能不会主动尝试或探索的流程解决方案，从而提高功耗、效能、面积(PPA)和生产力。

‧机器学习程序可重复运行：可以让前一次的设计学习，自动应用在未来的设计工作上，缩短达到更佳产出的时间。

‧提高生产力：让单一工程师能够同时针对多个模块，进行完整的RTL到GDS流程自动优化，提高全设计团队的生产力。

‧大规模分布式运算：提供可扩展式的就地部署(on-premises)或云端的设计探索，以加快流程优化。

‧方便使用的人机介面：强大的操作功能，让使用者可以进行互动式结果分析与运行管理，获得晶片设计指标相关的重要见解。

瑞萨电子公司共享研发EDA部门数位设计技术部总监Satoshi Shibatani指出：「为了使采用最新流程节点的新产品效能极大化，我们工程团队使用的数位实现流程必须不断更新。自动化设计流程的优化，对于在更高产量需求中完成产品开发，至关重要。Cerebrus 以其创新性的机器学习能力，和 Cadence RTL-to-signoff工具，提供了自动化流程优化和布局规划开发，将设计效能提高 10% 以上。在取得这一成功之后，我们将能够在最新设计项目中，采用此新方法来开发。」

三星晶圆代工设计技术副总裁Sangyun Kim表示：「随着三星晶圆代工不断采用最新的制程节点，效率对我们设计技术协同优化 (DTCO) 计划至关重要，我们一直在寻找创新方法以在晶片设计实现方面优化 PPA。作为我们与 Cadence 长期合作伙伴关系的一部分，三星晶圆代工多个应用程序中已使用了 Cerebrus 和 Cadence 数位设计流程。我们观察到，与耗时数月的手动工作相比，一些最关键模块的功耗在短短几天内降低了8% 以上。此外，我们使用 Cerebrus 进行自动化布局规划配电网络规模调整，这使最终设计时序提高了 50% 以上。由于 Cerebrus 和数位设计实现流程提供了更好的 PPA 和明显的生产力优化，该解决方案已成为我们 DTCO 计划宝贵的一部份。 」