Cadence益華電腦宣布，Toshiba America Electronic Components, Inc.(TAEC)已引進一套設計套件，支援在客製化SoC和ASIC設計上採用Encounter RTL Compiler合成技術的客戶。這一新套件可運用在TC280(130奈米)、TC300(90奈米)及更新的製程技術上，客戶現在可配合Encounter RTL Compiler，在RTL到netlist合成階段應用這套平順且經過驗證的流程，並將netlist-to-netlist最佳化。

TAEC設計中心工程副總經理Shigenori Imazato表示，過去兩年從複雜的客製化設計到量產作業，均成功運用SoC Encounter，而這些成功案例多半是TC280(130奈米)製程的技術層次。採用SoC Encounter與Encounter RTL Compiler，讓RTL-to-GDS設計流程更順暢，因而達成更好的效能與更快速的處理週期。

Cadence益華電腦合成解決方案企業集團副總徐季平表示，TAEC一直是Encounter RTL Compiler長期的愛用者，自2002年起就開始應用在世上最快的64位元MIPs核心上。正由於Encounter RTL Compiler經證實具有提高晶片效能、加速處理週期與產出較好的矽晶圓設計品質(QoS : Quality of Silicon)等效益，越來越多像TAEC這樣的客製化SoC及ASIC設計的供應商，選擇使用Encounter RTL Compiler做為其最終合成工具。

好的矽晶圓設計品質可從設計的實體特性得知，可產出較好的效能與較小的設計尺寸。在先進的ASIC設計案件中，提升矽晶圓設計品質極為重要，並且也是縮短產品上市時間的重要因素。

先進的邏輯架構和演算法是產生優異晶片的關鍵步驟，而這也正是Encounter RTL Compiler的優勢。不像其他合成工具依賴過時、局部及逐步改善的技術，RTL Compiler應用全面性的手法，結合多目標、多層次、多路徑技術，可在較短時間內達到最高的矽晶圓設計品質。