思源科技推出大型數位晶片以及系統晶片（System-on-chip）偵錯自動化平台Verdi的開發藍圖。新版Verdi偵錯平台整合了不同階層的設計語言及工具，能有效將系統規格到晶片實作的驗證時程縮短一半以上。其最新的進展是能在整個偵錯平台上增進三到十倍的效能及容量，並在SystemVerilog語言所引導的驗證方法上加入自動化偵錯功能。

偵錯平台效能的提升，重點在於能否快速讀取大型設計中工程師關心的重要部分，並提供隨需 (on-demand) 及漸進 (incremental) 的執行方法，來加速自動化設計分析及追蹤的能力。思源科技在新版的Verdi自動化偵錯平台中建立了完整的SystemVerilog支援架構，其中包含了SystemVerilog Assertion (SVA)、SystemVerilog 設計程式碼、以及SystemVerilog Testbench(SVTB) 的完整偵錯方案。這些功能將從2007年7月開始逐步於每季更新的Verdi 產品中釋出。

思源科技針對已被視為業界標準的快速訊號儲存資料庫（FSDB）進行大幅改善，不論是在取得訊號資料的速度以及有效接觸晶片內部訊號的機制上，皆有長足的進步。對於反應時間及記憶體使用上的直接影響更是令人印象深刻，例如加入訊號到波型顯示器的效率增加了五倍、在程式碼和邏輯示意圖（Schematic）上追蹤及顯示訊號值的效率增加了二到十倍、比較大型FSDB 檔案的效率增加了三倍等。此外，思源科技開發了隨需(on-demand)及漸進(incremental)執行的特殊資料庫以增進偵錯的效能並支援更多的先進功能。這些功能包括：可在區塊階層（block level）中，以十倍速度與1/3記憶體執行設計行為分析（behavior analysis）。而思源的設計知識資料庫（knowledge database, KDB）也將會採用此種隨需執行的方式，來加速讀取資料和處理的效率。未來更將持續對FSDB的資料處理過程做最佳化，以期達到更大的進步。