Mentor Graphics（明導）推出首個完全原生的UVM SystemVerilog記憶體驗證IP庫，該記憶體驗證IP庫可用於所有常用記憶體設備、配置和介面。Mentor在目前已可支援60多種常用外設介面（commonly used peripheral interfaces）和匯流排架構的Mentor驗證 IP（Mentor VIP）庫中新增了 1600多種記憶體模型。由此，Mentor成為首個向ASIC和FPGA SoC設計人員提供完整UVM SystemVerilog驗證IP庫的公司，該驗證IP庫可滿足其各類外設介面、匯流排協定和記憶體設備（memory device）需求。該完整的驗證IP庫採用一致的行業標準格式（industry-standard format），可縮短工程師設置驗證運行所需時間，從而便於工程師將關注重點放在其設計中獨特而高價值的部分。

Mentor Graphics增加記憶體模型，創建業內完整的UVM SystemVerilog驗證IP庫

新推出的記憶體庫支援包括尖端協定（leading-edge protocols）在內的各種記憶體模型，例如用於 HyperRAM和HyperFlash記憶體設備的高頻寬（high-bandwidth）、低管腳數目（low-pin-count）的 HyperBus介面。此外，它還支援所有的動態RAM模型，包括 DDR4、低功耗 DDR4、混合記憶體立方（Hybrid Memory Cube）及高頻寬記憶體-2，和新的JESD229-2 Wide I/O-2標準。它所涵蓋的快閃記憶體模型種類齊全，包括SDIO 4.1、SDCard 4.2、eMMC 5.1、ONFI 4.0、UFS以及串列、Toggle、NAND和NOR快閃記憶體。

賽普拉斯半導體（Cypress Semiconductor）產品與產業生態系統行銷副總裁 Jackson Huang 表示：「對於 Mentor Graphics 發佈其全面的記憶體驗證 IP 模型庫一事，我們非常激動，特別是它支援新的 HyperBus 介面，我們開發 HyperBus 介面的目的在於達成不斷增長的產品性能目標，並在回應時間更快(faster response times)的同時，兼具功能的全面性。」

驗證 IP 旨在通過為常見介面、協定和架構提供可複用構建模組（re-usable building blocks）來幫助工程師減少構建測試平臺所花費的時間。Mentor 的記憶體驗證 IP 模型庫所包含的記憶體配置軟體允許客戶根據供應商、協定和元件編號，即時生成快速、時序準確和經過驗證的記憶體模型。此外，Mentor 獨有的「運行過程中可重新配置（reconfigurable-on-the-fly）」架構有助於工程師在無需重新編譯或重新開始軟體模擬的情況下，重新對資源進行二次評估。

「ASIC和FPGA項目團隊的大部分人員都已轉去研究標準UVM SystemVerilog驗證方法，但時至今日，仍沒能找到可支援原生UVM中匯流排協定、外設介面和記憶體設備的通用VIP庫，」 Mentor Graphics 設計驗證技術部產品行銷經理Mark Olen表示：「根據我們新推出的記憶體 VIP 庫的最初使用情況來看，不難看出為什麼驗證IP是功能驗證市場中增長最快速的子細分（sub-segments）市場之一，據電子設計自動化聯盟統計，目前該子細分市場的年支出超過 1.1 億美元。」

Mentor VIP 庫可向工程師提供對所有支援的協定使用通用架構的標準 UVM SystemVerilog 元件。這有助於在同一個驗證團隊內快速部署多個協議。測試計畫、符合性測試、測試序列和協議覆蓋率（protocol coverage）都作為 SV 和 XML 原始程式碼包含在內，從而使複用、擴展和調試（debug）變得簡單。Mentor VIP 元件還包含一整套協定檢查、錯誤注入和調試功能。新推出的記憶體模型可應用於所有行業標準模擬器（industry-standard simulators）。

Mentor VIP是Mentor企業驗證平臺（EVP）的核心技術。EVP 通過將高級驗證技術融合在一個綜合性平臺中，提高了ASIC和FPGA的SoC功能驗證效率。Mentor EVP整合了Questa高級驗證解決方案、Veloce模擬平臺和Visualizer調試環境，是全球可訪問的、高性能的資料中心資源。Mentor EVP 的全球資源管理功能可為全球的專案團隊提供支援，最大限度地提高用戶生產率和驗證的總投資回報率。