3D IC概念應用正是時候

利用晶片層的堆疊來減輕IC中擁擠的程度，這種想法在業界至少已有30年的時間了[1]。但是，過去一直可以在平面（Planar）製程或者設計工具上努力，達到摩爾定律（Moore’s Law）的需求。摩爾定律的政治經濟學效益，不僅使其成了英特爾公司的發展指針，也是全世界半導體領域很自然的追求目標。所以，即使是ITRS也一直都是跟隨著摩爾定律。摩爾定律神奇地靈驗了30多年，可能連摩爾自己也驚訝不已。但是，電腦系統商或者消費性電子系統商卻不會去管這件事，因為，過去這是IC設計人士的目標。

SIP（System in Package）出現後，事情有點改觀。因為，IC設計的重心似乎轉移到封裝的專業人士身上，這些人需要有機構、熱傳、材料、應力… 等背景。在這種時代，IC設計人士似乎少了一點舞臺，畢竟，封裝的技術涵蓋了真正系統的觀念，對於專長於電子電機的IC設計工程師，每一顆IC頂多也只是 SIP裡面的一個元件罷了。但是，到了3D IC，可能是需要大家一起來了！因為，3D IC必須要由電子電路的工程師與封裝設計的工程師一起共同工作，也就是大家必須聆聽對方的需求與限制。

3D IC定義清楚明瞭

3D-IC或者所謂的3D Integration都是向高度發展，其定義並不相同，有人認為只要將一顆Die放在一個Substrate上就是 3D-Integration。這似乎與將Chip放在PCB上面沒有兩樣，這樣的PCB也可以稱之為3D Integration。所以頂多稱之為3D Package。3D-IC與3D封裝不同的是，3D Package裡面的元件是離散的，都是在元件的週邊利用Bonding Wire相接，但是3D IC卻是一個獨立 IC，透過垂直與水平整合來大量提高集積密度。

在前一期我們有談到3D IC設計的好處，我們大致羅列了七個優點：

我們也談到 SOC 的缺點：

再這一期裡面，我們擬再針對3D IC 的其他優點做一些討論。這些「優點」的確有點爭議，但是，我想用正面的討論態度去看這件事情，畢竟每件事情「Look at the bright side」是令人愉快的。

減少 ESD 需求（Reduce ESD Requirement）

靜電放電防護電路（ESD Protection Circuits）是積體電路上專門用來做靜電放電防護之用，此靜電放電防護電路提供了ESD電流短路路徑，以免ESD放電時，靜電電流流入IC內部電路而造成損傷。ESD大致可以分人體放電模式（Human Body Mode；HBM）、機器放電模式（Machine Mode；MM）、與電荷元件模式（Charge Device Mode；CDM）。

I/O PAD的ESD防護電路設計

其中HBM與MM的ESD來自外界，所以ESD防護電路都是做在I/O PAD的旁邊，而與I/O電路結合。由於CMOS積體電路的輸入PAD，一般都是連接到MOS元件的閘極，因為閘極氧化層最是容易被ESD所打穿，因此在輸入PAD的旁邊，會做一組ESD防護電路，來保護輸入級的元件。而在輸出PAD方面，其輸出級大尺寸的PMOS及NMOS元件本身便可當做ESD防護元件來用，但是其佈局方式必須遵守Design Rules中有關ESD佈局方面的規定。當然在VDD pad與VSS pad的旁邊也要做ESD防護電路，因為VDD與VSS腳之間也可能遭受ESD的放電。

只考慮CDM即可

在[2]更指出，3D-IC可以減低ESD requirements。這是因為，我們要堆疊的兩個IC，若是原先需要Chip-to-Chip的相接，現在只要直接透過垂直的匯流排就可以相接，雖然是兩個IC相接（例如一個記憶體與一個微處理機），但是，這個記憶體卻可以直接視為是這個微處理機的內嵌式記憶體（Embedded Memory），所以不用幫此記憶體設計I/O。如此一來，過去在I/O上努力考慮的HBM與MM，似乎也不用多慮了，只需考量CDM即可。

一般的CDM考量也頂多只要在MOS電晶體的輸入處加上Diode即可，這在Layout Design Review時本來就會作。因為3D IC將IC堆疊，各個層都視為內部元件，也就節省了ESD 需求。在[3]則說我們用3D IC的技術可以讓IC的ESD Level提高，的確值得我們注意。

3D IC可提升電路設計品質

我們知道ESD的要求標準不會隨著元件尺寸的縮小而下降。從異質整合的觀點來看，3D IC提供一個機會讓系統設計人員可以不用最新的製程技術來設計電路系統，並且可以提高更好的速度與功率品質。因為，過去的製程很成熟，也可以提供較高的工作電壓與崩潰電壓。反之，若是追求一昧的電晶體尺寸下降，其位工作電壓下降，崩潰電壓也下降。以90nm 而言，Gate Oxide的崩潰電壓大約只有10V[4]，所以可以用的Design Window會越來越小，如圖一所示。因此，在其ESD設計的所付出代價將會非常高，如圖二所示。

《圖一　Impact of Technology Scaling on ESD Design Window[19]》

《圖二　ESD 的Cost[20]》

提高散熱效果（Improve Heat Dissipation）

熱處理一般相信這是3D-IC設計最大的挑戰。因為所有的元件必須放置於一個微小的單元內，其功率密度將非常高。根據ITRS的估計[5]，到了2018年，每一顆IC的熱密度會高達100W/cm2。在[6]也說明3D IC的單位面積熱消耗可以高達200W/cm2，這個熱能已經超出用傳統電扇散熱的極限。一般很直覺的K層（K-tier）的3D IC，會比2D IC的熱消耗多K倍[7]。即使是沒有高達K倍，其可用來散射的接腳也沒有變多，因此，一般認為「3D IC 的散熱效果比2D差」。

在[9]，作者對一個堆疊2顆CPU與 一個堆疊4顆CPU的3D IC作熱分析，發現雖然2層或4層的CPU比單一層的CPU 溫度高，但是其溫度的分布是一樣的，溫度的升高也沒有想像中的高。在[9]的研究中，作者說明在架構設計（如ALU的計數器）的時候，可以將較熱的的元件放置於較高的地方，或者每一層的熱點（HotSpot）可以放置於下層較為不熱的地方，這都是希望提高3D IC散熱效果的作法。畢竟多了一維的自由度，所以對於利用低功率架構的方式就更加可行。根據EMC 3D組織的說法[8]，3D IC比傳統的SIP散熱效果更好。這是因為TSV除了可以拿來當訊號線外，也可以用來散熱，這也就是所謂Thermal Via的構想。

提高良率（Increase Yield）

我們先忽略掉因為要做3D IC，多餘的製程造成每一個Wafer的良率損失（Yield Loss）。假設原有的2D晶片，因為要設計成為3D IC，他剛好可以分為「兩個」等面積的3D晶片。從VLSI Testing的課本中提供的良率公式Y＝（1 ＋ Ad / ）-，我們可以知道晶片面積縮減一半，必然可以提高良率。假設原有的2D面積為10mm×10mm，而Defect Density（d）為0.003defects/mm2，這樣約有75％的良率。然而，若是面積縮到5mm×10mm，良率可以提高到86％。再假設兩個Wafer Stacking因為Bonding所造成的Yield Loss為一個Poisson Distribution，這樣會變成這個一半面積的3D IC Wafer會與原有全部面積的2D IC 良率相同。

這樣的估算當然不精確。因為，若是我們本來有較大的機會在一半的面積上提高良率，根據以上的假設，這些努力都會被後面的3D製程吃掉良率。因為這兩個製程不同：前者已經很成熟，後者Stacking製程目前正在起步。以Tezzaron公司所說3D IC的良率可以比2D IC高，因為，它可以提供Redundant的機制[10]，如此一來可以提供機會修護，良率更可以提升。

Sematech的一位3D Integration的專案領導（Project Manager）Susan Vitkavage，他從3D 的角度認為，因為3D IC提供了一個軸向的自由度（Degree of Freedom），這個軸向的電路可以幫記憶體提供更好的修護能力（Reparability），也就是因為多了一個空間電路，可以讓電路設計師或者測試工程師更多的設計與容錯空間[11]。

可延展性／可規畫性／可替換性（Scalable/Rec-onfigurable/Replaceable）

從前面的討論我們知道，3DIC可以提供彈性的連線機制。因此，這也可提供更高的容錯空間，達到更好的可靠度與良率，這些都是需要相當高的可規劃性。3D-IC因為多了一度的自由空間，因此不管是在電路的合成階段，或者是在系統整合階段，3D-IC均可彈性地呈現電路[12]。早在1990年就有學者提出這種看法，並且有相當好的演算法來提供可規劃性的連線[13]。除了提高容錯空間外，在功能上不管是快取記憶體的可規劃性[14]，或者是可規劃邏輯陣列的可結構化邏輯區塊（Configurable Logic Block；CLB）設計[15][16]，3D IC都有絕對的好處。在IBM，研究員也利用3D的技術使得FFT的架構更具備延展性[17]。

簡易的互連體（Simple Interposer）

過去SIP上的互連體（Interposer）是為了保留打線空間的考量，晶片與晶片間則需適度的插入Interposer。例如，對於CSP（Chip scale packaging）封裝，大部份的CSP是使用一個IC載板（或Interposer），將細間距（Pitch小至3mil）周邊陣列襯墊（Pad）重分佈（Redistribution）至較大間距（1mm、0.8mm、0.75mm 及0.5mm）面陣列襯墊之PCB上[21]。不過這卻會增加封裝厚度。

相較於SIP採用打線接合（Wire Bonding）或覆晶（Flip Chip）技術來達到3D堆疊，以TSV為基礎的3D IC不僅可縮短連線距離，「節省」Interposer或導線架的使用，大幅減少晶片厚度與材料成本，更可提升晶片效能，降低電磁干擾（EMI）與功率消耗。根據EMC3D的說明[18]，3D IC可以提供更簡單的Interposer。

Interposer 目前在3D IC的角色當然也類似過去Interposer 在SIP的角色。因為，目前 3D IC沒有統一接線的標準，也就是上下兩層IC的TSV並沒有標準的接腳位置。在沒有標準的Pad接腳定義前，TSV 要上下對準很困難。因此，還是要透過Interposer來做訊號線的重分佈。

《圖三　圖左為傳統的Flip-Chip的Interposer，圖右為3D IC的Interposer[22]》

日本晶片大廠Renesas便對SIP與3D IC的Interposer作了比較，如圖三所示。此電路為一個MCU加上SDRAM的堆疊，左邊是傳統的SIP封裝與Interposer的關係。我們可以看出，其基底（Substrate）內需要6層訊號線，為了打線關係，MCU必須置放於SDRAM上方，所以整體高度在包含錫球（Solder Ball）時，其高度約為1.25mm。相較3D IC的封裝，其基底內僅需要2層訊號線，MCU則置放於SDRAM下方，所以整體高度在包含錫球時，其高度可減少為0.6mm。

（本文作者為工研院系統晶片科技中心主任室特別助理）

＜參考資料：

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