前言

2007年第五屆由Globalpress所舉辦的電子高峰會（Electronics Summit 2007）已經圓滿落幕。會場外加州Monterey的天氣乍暖還寒，場中的討論氣氛卻是相當熱烈。這次會議以「結合媒體技術與商機」（bring business and media together）為主題，頗能反映出當前IC設計業界念茲在茲開創獲利新契機的殷殷期盼。

《圖一　Electronics Summit 2007會議現場》

消費電子市場影響IC設計業

現在消費電子（Digital Consumer；DC）產品競爭激烈的市場趨勢，已深刻制約著IC設計業的技術走向。根據統計，2006年全球前10大OEM廠商，採購全球1/3、總價840億美元的晶片，多數是應用在產品週期只有6個月左右的手機、行動多媒體裝置與無線通信應用裝置；其中1/5才可如期上市，而其中僅有1/10有機會能突破百萬銷售量。

行動多媒體裝置的IC設計產品生命週期過短、汰舊換新速度快，不過57％的晶片在首次投片時是失敗的。IC設計業者經不起晶片研發無效退出市場的成本虛耗，如何降低NRE（Non-Recurring Engineering）便成為鞏固利基的重要關鍵。

此外，講究輕薄短小的行動多媒體市場趨勢，加速IC設計微細化的技術發展，設計複雜度與成本大大提高，迫使業者必須在設計階段提升傳輸訊號、降低漏電流和功耗、並強化可編程等功能，設計驗證除錯調校的軟硬體反覆時間TAT（Turn Around Time）更要縮短，以滿足IC設計具備開放、兼容與快速的市場需求。Tensilica總裁暨CEO Cris Rowen便明確指出，IC設計能否具備低成本與縮短上市時程（Time to Market）的條件，是決定客戶青睞採購的最重要因素。

《圖二　Tensilica總裁暨CEO Cris Rowen》

為確保晶片設計與投片過程一次成功，分散風險因應市場變遷，以往半導體產業內IC設計、EDA、量產製程等領域專業分工的型態已經改變，彼此間正在平行整合以縮短TAT與NRE來降低成本，包括IC設計業者向晶圓代工廠直接購買EDA、尋求第三方廠商的IP資源、晶圓廠垂直整合IC設計、EDA廠商跨足IP領域等等。

《圖三　DC、IDM、Foundary合縱連橫示意圖 》 資料來源：Mentor Graphics

凸顯IC設計的差異性與互通性

在這種市場趨勢下，Mentor Graphics總裁暨CEO Walden C. Rhines認為，IC設計業者要針對多元的應用架構強調產品的差異化（differentiation）特性，才能在競爭中勝出。整體來看，若要凸顯IC設計產品的差異性，必須從四個方面著手：革新系統級設計架構、掌握關鍵IP、改善效能並擴大製程利潤。例如就類比IC而言，製程與設計的差異化不僅重要，並且要擴大應用利基，提升矽晶圓每單位面積的使用效能，少些數位自動化設計的僵化與匠氣，多些應用藝術上的創新與活潑。若在記憶體部分，客戶則渴求標準化介面與多元連結的接腳設計。

《圖四　Mentor Graphics總裁暨CEO Walden C. Rhines》

倘若設計業者因此外購高價成套的EDA或IP，不僅使成本雪上加霜，設計互通性和開放度也不夠；若租用EDA則條件不足緩不濟急，且有洩漏IP的風險。因此，革新EDA工具以及擴充IP資料庫，迫在眉睫。市場壓力讓革新EDA的呼聲越來越強烈，因為5年來EDA產業的成長趨緩，已跟不上半導體產業快速適應市場的腳步。

那麼，晶片設計IP的互通性要如何落實？以往由於設計人員在流程設計中應用不同EDA工具，因此在使用加密的IP時常遇到互通性不足的問題。近期Synplicity便發展出非專屬的免費IP加密流程，提供EDA業者、IP廠商與IC設計業者運用，加強擴大產業別之間的互通性。

Synplicity的總裁兼CEO Gary Meyers指出，這個通用密碼系統方法，結合對稱加密法（symmetric encryption）與非對稱加密法（asymmetric encryption）。標準的IP加密方法可讓使用者把加密的IP應用到各式各樣的設計流程中。

《圖五　具有互通性的IP加密方法 》 資料來源：Synplicity

獲利關鍵：縮短上市時程

不過目前迫在眉睫的，還是要縮短IC設計產品的上市時程。IC設計業者已經沒有太多充裕的時間設計、驗證與除錯，在電子高峰會上，幾乎所有業者包括Actel、Cadence、ChipX、eSilicon、Open-Silicon、Mentor、MIPS、Tensilica、Wipro等等均不約而同地大聲疾呼，趕緊提出縮短上市時程的解決方案。他們均表示，行動多媒體產品的IC設計複雜度高，IC設計系統也必須要有精確的架構定義，才能降低平行驗證除錯失誤的風險，以符合行動多媒體產品的IC設計要求，特別是在強化內嵌式與多核心處理器的軟硬體協同設計部分。

因此為革新SoC以及量產ASIC架構，電子系統級設計ESL（Electronic System Level）以及可編程邏輯設計PLD（Programmable Logic Device）的技術解決方案，便成為此次電子高峰會與會人士探索關注的焦點。

從SoC開始

消費電子市場趨勢的催化，以及製程微細化技術與設計方法的進步，能開發出高效能、尺寸小、降低後端晶片產品開發難度、縮短驗證與測試時程的系統單晶片SoC晶片模組以及嵌入式系統設計，逐漸成為IC設計的主流。

若要縮短上市時程，關鍵在於SoC的IP模組重用（Reuse IP）和軟硬體協同設計（Software/Hardware co-design）。要整合SoC內部閘數多、架構複雜、數量龐大的功能晶片，核心IP模組要具備迅速重用的效益；透過軟硬體協同設計與模擬、以及利用平行驗證（Concurrent Verification）的概念，在晶片設計投片之前，就預先執行大部份的設計與模擬工作，時程便能縮短。因此，SoC軟硬體協同設計、功率分析以及邏輯語言合成等技術，也越來越重要。

《圖六　開發新設計架構的其他選擇 》 資料來源：Mentor Graphics

內嵌式軟體差異化設計成本高

微細化設計的市場趨勢以及晶片投產的高風險，也讓SoC面對產品生命週期短、功能整合性要求高的市場壓力。SoC的設計難度提高，進入ASIC一般量產所需之NRE費用也相當沈重，只有少數資金雄厚的IC設計業者能夠承擔，本質上開發SoC已成為成本昂貴的高風險事業。

Wipro半導體與消費電子部門副總裁Siby Abraham便表示，SoC日益複雜的軟體設計，已經讓SoC的軟體設計成本逐漸攀升，進入90奈米製程的SoC，軟體成本已經超過了硬體部分。若要能在市場中提出差異化設計的SoC晶片產品，大部分的關鍵在於內嵌式軟體部分，而整體來看，ESL（Electronic System Level）的EDA工具應用日益重要。

《圖七　SoC設計成本變遷示意圖 》 資料來源：Wipro

《圖八　SoC論壇現場，從左至右：Mentor系統級設計技術總監Bill Chown、MIPS行銷部門副總裁Jack Browne、Tensilica行銷副總裁Steve Roddy、Wipro半導體與消費電子部門副總裁Siby Abraham。》

進入多核心系統單晶片設計

多核心系統單晶片（MPSoC）可被視為行動多媒體裝置影響IC設計趨勢最明顯的實例，可配置（configurable）處理器能滿足MPSoC的專屬需求。Tensilica的總裁暨CEO Cris Rowen便指出，可配置處理器核心已廣泛應用在包括手機音訊/視訊處理、印表機、行動電視、VDSL數據機等主流量產的市場。現在的SoC，已進入採用5到10個多核心的設計階段，藉由多核心設計，可提高生產力、降低成本，並達到低功耗的目標。從1990年代ASIC和SoC技術提升微處理器的設計功能開始，便為可配置處理器打下基礎，2005年更是象徵多核心IC設計時代的來臨。

Tensilica所推出的第7代Xtensa可配置處理器與4款Diamond Standard VDO 處理器引擎，開放IP架構讓客戶按照需求進行客製化設計。Cris Rowen強調，在新興市場推廣可配置處理器設計，結合客戶的創造能力以此開發新產品技術，縮短上市時程並減少驗證成本，是掌握未來SoC市場利基的關鍵。

《圖九　多樣的MPSoC架構 》 資料來源：Tensilica

《圖十　多核心系統單晶片的時代已經來臨 》 資料來源：Tensilica

SoC軟硬體協同設計

SoC架構靈活度高的軟硬體協同設計，就是為了革新縮短IC設計產品上市時程所推出的重要解決方案，以因應內嵌式與多核心處理器協同驗證困難度提高的課題。

在一般封閉式的嵌入式應用中，通常採用專屬的RTOS（Real Time OS）、驅動模組以及應用程式。目前主流的嵌入式作業系統，大部分採用階層式的架構設計，大致可分為3層，底層為負責與硬體溝通的一般應用範圍，中間為通訊、多媒體架構與作業系統本身，上層則是提供操作介面、應用程式的應用層。

《圖十一　階層式SoC軟硬體協同架構設計 》 資料來源：Mentor Graphics

MIPS行銷部門副總裁Jack Browne表示，在內嵌式硬體設計上，SoC、FPGA或是ESL都成為IC設計硬體平台的重要解決方案。ESL作為SoC主要設計方式之一，就是要解決日益複雜的軟硬體協同設計問題，從以往的循序驗證（Sequential Verification）轉變到平行驗證，在製作晶片同時就能同步驗證軟硬體設計。隨著設計複雜度的提高，確保與第三方IP供應商的關係，重要性與日俱增，當前IC設計業者應針對不同應用領域的市場，提供包含軟硬體各種開發工具的完整解決方案，形成一個完整的IC設計生態體系（ecosystem）。

《圖十二　SoC軟硬體結構大要示意圖 》 資料來源：MIPS Technologies

Synplicity的總裁兼CEO Gary Meyers 強調，在硬體設計部分，現場可編程閘極陣列FPGA（Field Programmable Gate Array）原型，是唯一能在提供SoC樣品前、便能先進行軟硬體協同驗證設計的方式。無論是在傳統晶片中嵌入FPGA模組、還是以FPGA來架構SoC，運用FPGA的優勢為SoC服務，在於能夠減少產品後端設計的時間，並能滿足產品的差異化設計需求。不過大致而言，軟體層面的靈活度仍然超越硬體部分，軟體在IC設計的應用創新和差異化特性上，還是扮演相當重要的角色。

Tensilica總裁兼CEO Chris Rowen則認為，應該要先釐清內嵌式SoC的設計觀念，那並不是多個處理器的設計模式，而是多核心的整合設計：從過去典型對稱式的（symmetric）多處理器架構（SMP），已經發展到現在整合不同屬性（heterogeneous）、非對稱式的（asymmetric）多核設計概念（AMP）。AMP模式，能夠讓設計人員使用標準的調整測試工具和技術，完成設計流程。

對SoC設計的期待

既然是不同屬性的、非對稱式的多核設計概念（AMP）開始風行草偃，在此趨勢下，SoC設計團隊的整合方向該往哪裡走？

Mentor Graphics系統級設計部門總監Bill Chown表示，目前IC設計業的團隊主要由以下所組成：包括軟體與硬體設計、系統架構、驗證除錯這四大部分。部門團隊彼此之間，對於系統設計準則規範、IC設計產業的願景與視野、EDA工具應用、設計架構模組化設計等課題，概念與操作方式都有明顯的不同，但是IC設計產品的上市時程越來越緊迫，因此團隊之間溝通整合的效率非常重要。

Open-Silicon總裁兼CEO Naveed Sherwani亦表示，系統設計是不同屬性（heterogeneous）設計團隊的困難整合過程，如何讓設計團隊專注於長期能累積附加價值的IC設計解決方案，而不是應付市場的短期需求，會是業者能否脫穎而出的關鍵。Mentor Graphics系統級設計部門總監Bill Chown進一步表示，SoC業者正在試圖整合更為複雜的IC設計環境，包括IP重複使用（reused IP）、驗證、可編程技術、軟硬體協同設計、資料傳輸協定、通訊網路規劃等等層面，因此SoC業界有必要推出一套標準化自動設計系統的工具平台與方法學（methodology），讓SoC軟硬體協同設計和驗證更加成熟化，進而加速設計時程並減少NRE成本。

《圖十三　Open-Silicon總裁兼CEO Naveed Sherwani》

ASIC哪裡有問題

既然IC設計的趨勢講究開放、兼容與快速，那麼，ASIC如何擴大利基條件？FPGA與ASIC之間一定是水火不容的嗎？在追求縮短上市時程的市場壓力下，看起來ASIC似乎有點吃力，電子高峰會的論壇焦點，也以”Can Anything Save ASICs？”暗示這種擔憂。

ASIC具備低功耗、處理傳輸速度快、矽晶片使用率高的特性。不過隨著半導體微細化製程的進步，ASIC原本能因高量產而攤提鉅額設計製造成本的優勢，逐漸因為FPGA的價格降低而飽受威脅。ASIC的NRE以及EDA工具的費用，卻因為IC設計複雜性提高而不斷加重。再者ASIC架構的電路閘極數目增加，但晶片面積有限，雖然有些ASIC也逐漸朝向可編程的方向前進，但靈活度仍有待加強。另外，IC設計業者尚未能在IP重複使用（reused IP）、整合、驗證、可編程、資料傳輸協定、通訊網路規劃等等，推出一套標準化自動設計工具平台與方法學，ASIC的應用也受到侷限。而現在FPGA原有可編程設計具備開放、快速與靈活的優勢，則明顯優於ASIC。

《圖十四　ASIC與FPGA性價比結構示意圖 》 資料來源：Open-Silicon

設計專用ASIC的成本高，介於1500萬至2000萬美元，對於新創或小型IC設計業者來說，負擔過於沈重。許多中低階消費性電子的OEM業者，多採用以現成IC再利用嵌入式軟體來進行差異化的設計，以此替代ASIC。並且現在針對特定功能的IC設計，FPGA、ASIC、結構化ASIC都是可以選擇的項目，關鍵還是哪種能縮短上市時程、降低NRE以及TAT成本。

《圖十五　ASIC 論壇現場，從左到右：Actel業務與行銷副總裁Dennis Kish, Sr、Cadence行銷部門副總裁Steve Carlson、ChipX行銷副總裁Elie Massabki、eSilicon行銷副總裁Hugh Durdan、Open-Silicon總裁兼CEO Naveed Sherwani。》

ASIC廠商因應之道

為提振ASIC，相關廠商提出不同解決方案，像是替Apple熱銷產品iPod設計客製化IC的eSilicon，近期便開創出新的商業模式，針對量產的低成本結構，提供客製化的IC開發和製造服務。這種模式能讓客戶在產品開發和初期生產階段，以相同價格的NRE成本計算，而產品達到預定的銷售額時，就會以成本加價模式計算，整體以製造成本為基礎，隨著晶片產量增加而降低單位成本。

eSilicon的行銷副總裁Hugh Durdan表示，過去的成本計算模式各有優點，但都需投資高額的NRE。新的ASIC商業模式，能以較低成本和更多銷售額為計算基礎，客戶可以逐漸攤提費用。

另外，Open-Silicon與MIPS Technologies簽署協議，進一步擴大本身IP晶片和IP資料庫的內容。Open-Silicon可以把MIP處理器的內嵌微細化架構以及數位信號設計，放在ASIC和SoC設計中使用。Open-Silicon並嘗試提出解決方案，取代傳統ASIC開發流程，簡化設計人員的IP選擇和整合的過程。

消費電子帶動FPGA應用

消費電子市場重開放、兼容、快速的特性，加速IC設計業者對FPGA的應用。已經進入65奈米FPGA的優勢，擁有可編程、除錯、再編程和重複操作的特性，並不是採用固定功能，而可以由設計人員或第三方廠商根據應用自行設定；亦可在遠端重新編寫程式、利用網路將程式碼載入韌體；能有效縮短IC設計產品的上市時程，應用範圍涵蓋消費電子、行動通訊基地台、車用電子、工業國防與航太等領域。拜奈米微細製程技術所賜，相同面積中的電晶體倍增，間接也讓FPGA條件成熟，具備更多電路資源發揮可編程與系統升級的特性。這也是為什麼1986年Xilinx提出FPGA後、如今能重新獲得IC設計業者關愛眼神的原因。

過去一顆最高電路密度的FPGA與ASIC相比，在邏輯閘數目上的差距約為100倍。而今差距已縮至10倍；過去要用上數百顆的FPGA、才能模擬一顆完整的ASIC，現在則只要數十顆即可完成。

《圖十六　FPGA設計工具的演進 》 資料來源：Synplicity

若就SoC部分來看，在研發數位訊號處理器和高速介面等關鍵功能的硬體核心IP核心部分，FPGA已經開始威脅ASIC。Xilinx的CEO Wim Roelandt表示，高階IC產品以FPGA架構的設計方式開始擴散，其他中低階FPGA的諸多應用也越來越廣泛。目前FPGA應用在顯示器介面、視訊卡/電視卡介面、以及視訊切換器等消費性與工業市場的各項創新量產型應用，已經能提供彈性高具成本效益的解決方案。在低成本的FPGA市場，則是集中在住家、汽車、以及工廠等網路終端的量產應用，像是平面顯示器、無線網路、家用閘道器、以及IP機上盒等消費性與無線產品。另外Xilinx也提出EasyPath方案，可使FPGA的成本降低80%，客戶不需要進行任何轉換和功能再驗證，就可實現低成本FPGA的解決方案。

《圖十七　Xilinx CEO Wim Roelandt》

用FPGA製作ASIC原型

若要打造一個ASIC的原型品（prototype），可以用多顆FPGA架構成一個更大的完整電路以進行實效模擬，另外也能用EDA工具輔助拆解ASIC電路、分配成各顆FPGA進行測試驗證。採用FPGA原型驗證ASIC的優點在於，能夠在晶片開發階段就先以FPGA設計開發成板進行測試，提早開發軟體作業，能加速晶片產品的上市時程。

Synplicity的總裁兼CEO Gary Meyers 表示，由於FPGA功能增加、可協助IC設計業者縮短產品開發時程，近來採用FPGA製作ASIC原型進行驗證的方式與日俱增。他並且預估，2007年65奈米製程的FPGA原型驗證將會成為主流，以FPGA製作ASIC原型的市場已經成熟，特別是在高效能DSP、消費電子與車用電子等應用上，FPGA將會有明顯成長。不過降低TAT成本、精簡IP設計工具與相關環節，會是FPGA能否在市場勝出的關鍵。

《圖十八　Synplicity的總裁兼CEO Gary Meyers 》

Synplicity目前針對ASIC驗證部分，主要提供Synplify Premier以及Certify兩套工具。前者是FPGA實體合成的重要方案，至於Certify軟體則是高效能的ASIC快速原型工具，能夠將複雜的ASIC設計分割為多顆FPGA進行驗證。此外Synplicity也推出新一代ASIC驗證方法TotalRecall，賦予設計者快速除錯確實修正進行驗證的能力，能大幅改善FPGA原型的應用。

《圖十九　新一代ASIC驗證方法架構示意圖 》 資料來源：Synplicity

結構化ASIC

不過FPGA架構功耗高、速度慢、資源浪費等弱點，在面對複雜功能設計的市場要求時，仍未能盡善盡美。因此融合ASIC與FPGA功能的結構化ASIC，便成為IC設計業者另外的重要選項。

ChipX行銷部門副總監Elie Massabki指出，結構化ASIC是在FPGA和ASIC之外另一種快速成長的IC設計架構。結構化ASIC的速度跟耗電量雖然落後ASIC，不過與FPGA相比則較具競爭力，尤其是在高閘數設計與大量生產的產品上。

Open-Silicon總裁兼CEO Naveed Sherwani表示，要確定結構化ASIC的效率有不同的方法，包括估算晶片成本、計畫的預測性以及測試的可靠性。一般而言，如果晶片的基本成本是X，ASIC廠商則將晶片的售價訂為2.5X到7X。

《圖二十　FPGA與結構化ASIC尺寸演進比較圖 》 資料來源：Synplicity

不過結構化ASIC還是牽涉到晶圓廠的製程技術，目前仍缺乏標準化的製造流程，不若ASIC與FPGA都已進入成熟標準化階段，相關業者都還在自我嘗試制訂結構化ASIC的程序，整體發展因此受到限制。若與結構化ASIC相較，大部分FPGA的電路面積用在線路信號的連接傳遞與基礎邏輯單元，僅有少數用於功能設計。

繼往開來的IC設計業

整體而言，縮短IC設計成品上市時程、降低NRE成本、符合開放兼容與快速的消費電子市場需求，是當前多數IC設計業者競爭求存的不二法門。未來不同屬性的設計團隊如何提高效率相互整合、並提出一套標準通用的設計平台工具與方法學，會是IC設計業能否開創獲利新契機的重要關鍵。整理分析SoC與ASIC等基礎電子的技術內容與市場趨勢後，目前消費電子市場的應用現況，IC設計業者又提出怎樣的看法？在下月電子高峰會特別報導的介紹裡，將會有另一層更深入的分享內容。