建置奈米等級的IC由導線（wire）開始，亦由導線結束。導線主導著奈米設計；若不瞭解導線，就無法瞭解設計的速度效能，也無法知道是不是能夠將它製造出來。事實上，一個奈米設計的策略必須將注意力集中於如何快速地將導線產生出來、將之最佳化、並予以分析，若使用的設計方法不具備這樣的考量，設計團隊將無法在適切的時程內完成至為複雜的奈米IC。

導線（wiring）主導奈米設計

在奈米設計中，導線的延遲（wiring delay）佔掉整體延遲中的絕大部分，延遲問題從“閘”轉移到導線已有一段時間，而且是眾所周知的。如(圖一)所示，導線的延遲在0.18微米或更小的鋁製程、以及0.13微米或更小的銅製程等節點超越了“閘”的延遲，到了90奈米，導線所貢獻的延遲將佔去整體延遲約75％。於是，設計團隊便須將焦點從邏輯最佳化轉移至導線的最佳化（wire optimization）。
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