建置奈米等級的IC由導線（wire）開始，亦由導線結束。導線主導著奈米設計；若不瞭解導線，就無法瞭解設計的速度效能，也無法知道是不是能夠將它製造出來。事實上，一個奈米設計的策略必須將注意力集中於如何快速地將導線產生出來、將之最佳化、並予以分析，若使用的設計方法不具備這樣的考量，設計團隊將無法在適切的時程內完成至為複雜的奈米IC。

導線（wiring）主導奈米設計

在奈米設計中，導線的延遲（wiring delay）佔掉整體延遲中的絕大部分，延遲問題從“閘”轉移到導線已有一段時間，而且是眾所周知的。如(圖一)所示，導線的延遲在0.18微米或更小的鋁製程、以及0.13微米或更小的銅製程等節點超越了“閘”的延遲，到了90奈米，導線所貢獻的延遲將佔去整體延遲約75％。於是，設計團隊便須將焦點從邏輯最佳化轉移至導線的最佳化（wire optimization）。

《圖一　鋁（Al）與銅（Cu）質導線與閘的延遲》

延遲特性的改變

除了導線主導整體延遲的問題外，奈米設計也使得一些能夠引起相當可觀延遲的實體效應更為嚴重，其中又以信號完整性（signal integrity；SI）以及電壓降（IR or voltage drop）最為顯著。這些效應在0.18微米的製程即應加以考量，而到了0.13微米，“簽核（sign-off）”的時序分析工具也欠缺了對許多SI及電壓降等類型衰減的考量，這些衰減的效應與表面的時序效應（nominal timing）相當，卻較難預測，然而許多設計團隊在對0.13微米的設計中，仍繼續使用過於簡化的延遲計算模型（如lumped capacitance；湊合電容值）。如此一來，不但降低了速度效能（肇因於高誤差），也增加了多餘而費時的設計來迴（iteration）次數。到了90奈米，一個不考量SI與電壓降效應的時序分析基本上是毫無意義的。

交互偶合效應（Cross coupling）

延遲是一個導線負載與驅動的結果。在0.25或更高微米時，主要的導線電容值是來自於與地線之間的偶合關係（coupling），而其大小正比於導線的長度：導線的長度加倍，電容值即加倍。Steiner繞線－或稱總體繞線－的評估能根據佈局來預測導線的總長。

然而由於製程的尺寸越來越小，導線的主要偶合電容轉移到與其鄰近的其他導線之間。電容值取決於導線本身的形狀[1]，而在多數的情況下，它亦取決於其鄰近導線上的信號變化。以(圖二)為例，該圖所示為在0.18微米下，因信號線間之電容偶合所產生的延遲變異：實線為一倍格點間隔（grid spacing），虛線為兩倍。延遲變異對1毫米的導線可達+/-30%；對3毫米的導線則可達+80%/-60%。

《圖二　互擾造成時序延遲顯著的變化》

在0.18微米時，交互偶合效應只會對高速的設計有明顯的影響。但到了90奈米，交互偶合則會對所有的設計均有顯著的影響。而在奈米幾何下，既然電容值不再只是單純地與導線長成正比，為了達到精確的時序分析，則需要先有詳細的繞線。

電壓降（IR drop）

電源（power）與地線的線路網絡中的電阻造成電壓降（IR drop）。由於這樣的電阻隨著製程尺寸的減少而增加，奈米設計因而對這些效應極為敏感。而在整體的電源供給電壓降低後，信號變化可用的範圍變小，這個效應便更加地嚴重。在電源供給電壓下降後，閘延遲與雜訊影響敏感度（noise susceptibility）增加。由1.7V到1.6V的電壓降可產生50％甚或更多的延遲差異。一項針對0.18微米或更小尺寸設計的研究顯示，20％的設計在第一輪的矽成品失敗，其原因單純地為電壓降。

奈米技術問題

事實上，有一大串在0.13微米及以上即存在的技術問題，在奈米設計中則更加地嚴重。而一些關於複雜度（complexity）、實體效應（physical effects）、以及可製造性（manufacturability）等等的新問題也應運而生。(表一)列出一些最具關鍵性的奈米設計議題。

任何一個重要的奈米設計議題的表列都會有一個最顯著的特徵，那就是有著許多與導線有關的議題。在奈米幾何下，導線主導著幾乎所有關於IC製作各個方面的問題──包括設計時程、速度效能、佔據面積（area）、以及可製造性。

連續性收斂設計方法

由於導線在90奈米製程及以下的節點所扮演的關鍵角色，傳統的線性設計流程因而無法發揮功效。奈米設計需要一個完全不同的設計策略──連續性收斂。

對新設計策略的需求

傳統的IC製作方法是線性的，也就是說設計本身循序經過一連串的設計階段：RTL、邏輯閘、耗電功率規劃、佈局、時脈樹（clock tree）設計、繞線、以及實體分析。當邏輯閘主導設計中的延遲時，因為速度效能的最佳化與分析的來回（iterations）在設計流程的初期進行作業，這樣的流程是可預期且有效率的。

隨著導線延遲所佔的比例的增加，這樣的線性流程變得越來越不可預測而沒有效率。在0.18微米，速度效能在佈局之前為未知。藉由佈局規劃與實體合成工具，設計工程師們在佈局階段，經由多次來回的嘗試來找出可行的佈局方案，見(圖三)。若找不到可行的方案，則必須一口氣退回到前面，改變設計的架構或邏輯。冗長的嘗試可能大幅降低可預測性與工作效率，在90奈米，速度效能在詳細的繞線之前皆為未知，也就是說，使用這樣的線性流程意味著更多而且更久的嘗試－亦即更難以預測、更加地沒有效率。

《圖三　不同的製程節點各自所需的最佳化與分析迴路》

由於在奈米設計中，時序延遲主要以導線為主，設計團隊所使用的方法必須既能夠要盡快地產出導線（time-to-wire）、又能夠要盡量地減少晶片設計消耗的時間。Time-to-wire與晶片設計來回消耗的兩個時間點，將是奈米設計中設計可預測性與效率的關鍵性度量指標。

佈局規劃不敷使用

佈局規劃使用一個全晶片、總體的實體佈局拓樸關係（topology）、及估計的實體資料，來產出時序與擁擠度分析的估算。這項資訊必須是精確的才會有意義，而在奈米階段唯一能夠得到精確資訊的方法，是對真實的導線進行分析，包括互擾與電壓降等實體效應。若佈局規劃的資訊並非基於真實的導線，其在奈米階段的結果，將會是一個不可預測而沒有效率的流程，這樣的流程只能產出次於最佳化的設計。

實體合成不敷使用

實體合成即邏輯與佈局的同時最佳化，相對於傳統以線載（wireload）為基礎的邏輯合成在0.18微米與0.13微米提供了顯著的效益，實體合成以邏輯閘、佈局以及曼哈頓（Manhattan）式導線估算為基礎；這些並未包含電容耦合效應、金屬層，或是詳細的繞線效應。然而，由於這些效應對整體的時序延遲都有相當的影響，實體合成基本上缺乏足夠的資訊來收斂奈米設計的時序。

雖然早先有實體合成將取代邏輯合成的市場預言，但目前設計團隊仍只是將它應用在對無法滿足時序要求的閘級區塊重作最佳化。在奈米設計中，設計團隊亦只會將實體合成應用於全晶片詳細繞線階段所指出對時序要求有落差的區塊。屆時，實體合成會扮演著一個珍貴的最佳化引擎，對繞線的最佳化提供一個較佳的起始點。然而，導線的本身－而非邏輯或是佈局－將獨導速度效能。

奈米設計方法：連續性收斂

連續性收斂設計方法可充分減少導線產生的時間（time-to-wire），以及晶片設計來回嘗試的時間，有數目越來越多的公司已經在0.13微米採用了連續性收斂，且相較於線性流程有著出色的結果。

虛擬的投片（tape out）

連續性收斂以一個初始的全晶片設計導線模型開始，這個模型稱為矽虛擬原型（silicon virtual prototype；SVP）。SVP會同時並行地考量設計的所有面向－邏輯、時序、信號完整性（SI）、功率降（power drop）、電子遷移（electromigration； EM）、輸出入問題以及可製造性。設計團隊使用SVP來指出並安排速度效能與製造等問題的優先順序，爾後個別設計者從最優先的問題次第解決。告一段落時，整個設計團隊整合所有的設計變更到SVP裡面，再重新分析整個設計。

使用連續性收斂的設計團隊，通常協調以一天為標準的整合週期，也就是說每天都進行一次虛擬的投片。如此一來，他們每天都可以看到可預測、可測量、朝向其矽收斂目標與最終tapeout的一個有系統的進度，如(圖四)。

《圖四　連續性收斂設計方法》

矽虛擬原型

SVP是連續性收斂設計方法的關鍵。一個SVP必須是一個具有與tapeout品質夠接近的完整全晶片建置，設計工程師們必須要能夠正確地評估所有與設計相關面向的問題。然而它同時又必須要能夠快速地執行，俾使設計工程師們得以快速地來回嘗試不同的建置方向。一個沒有詳細繞線的原型或許可以導引邏輯設計，卻不足以導引奈米的實體設計。

SVP亦必須支援時脈線路（clock）的結構、電源供應網（power grid）、頂層互連線路（top-level interconnect）以及其他tape out設計中所需的特性。它必須要含有所有相關的資訊，以便用來表示一個已知而且實體上可行的解決方案，進而用來導引如時序預算（timing-budget）與pin腳等規劃的設計決策──一個完全詳細且具有繞線的佈局（layout）是保證實際可行的預算與pin腳規劃的唯一方法。

《圖五　SVP可作為設計駕駛艙（design cockpit）來使用》

一個SVP可以作為所有工具與功能的總體設計駕駛艙（universal cockpit），如(圖五)，在一個單一的全晶片環境中結合建置與分析等所有面向的議題。這樣的環境可以包括建置的功能－平面規劃、佈局、實體合成、繞線、時脈電路樹合成（clock-tree synthesis）以及耗電功率的規劃，亦可以包括分析的功能：時序、信號完整性、可繞線性（routability）、以及耗電功率等分析。

階層式與高容量單一平坦層級（flat）的支援

大部分的奈米設計將會很巨大，事實上目前已有一些超過十億物件的設計在0.13微米中開發。在90奈米，一千萬閘以下的設計將被視為小型設計，大部分的設計團隊會打算使用單一平坦層級來開發這樣的小型設計。當然設計團隊將會需要在大的設計中使用階層，但即使在這樣的案例中，我們仍需要很高的容量來盡量減少所需的階層級數。

連續性收斂必須要能夠支援階層式與高容量的單一平坦層級的設計，工具的容量在這兩種情況中都是關鍵的因素。用現今的標準來看，奈米工具將需要巨大的容量及很快的速度效能。現時許多IC製作工具有著相當於一百萬閘的有效容量；但有些工具的有效容量則少很多，需要在設計裡加上一些本來不需存在的層級；這些為了應付工具容量所新增加的層級，可能會造成相當多餘的負擔（例如增加了做預算及制約的需求），並且降低了整體最佳化的機會。除此之外，風險也增加了，只要有一個時序預算錯誤，就可能讓一個本來行得通的設計做不出來。

顯然地，工具不應加諸設計工程師們不必要的限制，所有的奈米工具均要有足夠的工作容量及速度效能，來應付具有一千萬閘單一平坦層級的設計；相較於現今一般的容量，這是一個相當幅度的增加。這能藉由一些方法來達成，包括改善運算法則、改進資料結構以及使用多個處理器。一個一千萬閘的有效容量將能提供設計團隊較多的自由來決定何時與如何利用設計層級。

奈米繞線的需求

全晶片細部繞線是評估一個設計的初始速度效能的第一步。它同時也是針對所有的速度效能與製造需求做設計最佳化的最後一步。奈米設計需要新的繞線工具，必須要考量實體因素、製造因素、且要具備有巨大的容量以及很快的速度效能。

具實體考量與製造需求考量的繞線

在0.13微米以上的製程節點時，會需要考量到這些麻煩的實體效應的，只是那些設計極高速產品的設計團隊；這些考量亦需要極昂貴的人工作業。到了90奈米，困難的問題更多了許多，若要設計團隊用手工來改善這些問題是不切實際的。於是，設計團隊將需要能夠隨時應付實體效應（從信號完整性與電壓降開始）的繞線工具來收斂時序。

大部分的設計團隊只將注意力放在時序的收斂上，心想其結果應該是可以製造的。在0.13微米以上時，當產生完全繞好的GDSII後，若該GDSII果真不正確，仍能執行如光學近區間修正（optical proximity correction；OPC）的製造程序來進行修正；設計團隊確實可以忽略實體製造過程的效應。

大部分的設計團隊是在0.13微米第一次碰到其設計是否可製造的問題。使用銅質導線、化學機械研磨（chemical-mechanical polishing；CMP）以及次波長蝕刻（subwavelength lithography）的製程，具有過於複雜甚至於奧秘的設計規則。例如，天線規則（antenna rule）即需要小心地應付以避免在縮短線長的同時產生接點超生（via proliferation）。此外，晶圓專（代）工業者為了要縮短製造時程，在新的製程上市後，仍會持續地改變設計規則。

奈米繞線工具必須明確地支援可變寬度與可變間距（spacing），也必須能夠根據銅、多重接點（multiple vias）、OPC、相位位移光罩（phase-shift masking；PSM）以及CMP等做調整及改變。90奈米以後，繞線工具將必須特別為製程需求做繞線的最佳化，奈米設計對於未特別考量這些先進製程議題的繞線工具，將會是一個難題。

巨大的繞線容量與很快的繞線速度效能

在0.13微米以及以上的，設計團隊可以針對一個區塊一個區塊來進行繞線，接著使用晶片層級的繞線工具將各個區塊連接在一起，之後便可以進行如產生頂級時脈樹（clock tree）的工作。奈米繞線工具則必須要能夠在晶片層級及區塊層級同時運作。

這樣的繞線工具必須與絕大部分晶片實體化的各項考量因素緊密地結合在一起，並且要能夠控制這些因素，包括：

奈米繞線工具必須要同時能夠取得寄生參數的抽取、全晶片的靜態時序分析（static timing analysis；STA）以及信號完整性分析等的結果，並使用這些結果來隨時導引及調整繞線。高檔的設計團隊必須要應付信號、電源以及時脈繞線等之間複雜的互動。例如，在90奈米的高效能設計中，高速時脈繞線必須要以隔離（shielding）、線軌分配（track assignment）以及配置拓樸控制（topology control）等技巧加以嚴謹的控制。繞線必須與自動時脈樹合成、以及時脈時序分析整合在一起。

要完成以上這些，並且支援可變異的線寬與間距，便需要巨大的容量與很快的速度效能。一個有意義的測試標竿（benchmark）是要能夠在一個晚上繞出一個一千萬閘的設計。要做到如此，即可能需要多程緒（multithreading）與多工處理（multiprocessing），以將所有可以運用的運算資源利用到該項作業上。

奈米實體分析上的需求

每一個製程節點的改變均帶來了新的挑戰。而在90奈米、銅製程的一併加入則又帶來了相較於一般更多、更艱難的問題。這些問題使得要得到正確的分析資訊更加地困難。成功的奈米設計需要在整個設計過程中使用到奈米等級的分析工具。這些工具不但應該要能夠指出問題，更應提供建議來解決它們。

所見不同於所得

在奈米層級的佈局（layout）所看到的，與在最終矽成品所得到的並不相同，甚至也不會太相似。導線的寬度會因次波長蝕刻的光學扭曲而改變，導線的厚度也會因銅線上的CMP而改變，造成如侵蝕（erosion）與碟化（dishing）的效應。這樣的扭曲相當程度地影響了信號導線、時脈以及電源供應網等的電氣特性，包括電容值、電阻值、電感值、可靠度以及EM。設計團隊需要能夠反應這些現實的分析資訊。

若有了正確的分析資訊，設計團隊亦能自任何一種製程技術顯著地得到更快的速度效能。使用全客製（full-custom）技巧的微處理器設計團隊，通常能較使用半客製技巧的ASIC設計團隊，在任何一種製程節點達成七倍到十倍快的頻率。造成這樣差別的因素，有相當的一部分是來自於擁有精確的實體分析資訊，讓設計工程師能做大幅的改善，於是他們便能在任何一個製程節點獲得速度上的效益，或者選擇使用較便宜的製程節點來降低每顆晶片的成本。

寄生參數的擷取

擷取的正確性是絕對必要的，正確性大致上倚賴工具業者與晶圓業者之間的關係。工具業者必須要能夠較早地得知關於製程的機密性資訊，以便於決定如何做出最好的製程模型，以及捕捉必要的製程特性。正確性亦取決於設計的表示（representation）。工具需要使用設計元件的實體細節，而非簡單的化約特性。例如，雖然提供一個輸出入埠的簡化模型是很方便沒錯，可是這樣會很自然地限制了設計的最佳化。同樣地，元件（cell）模型應該以各個實現後的元件（或譯事件：instance）個別處理，而不應將一個元件的所有事件均視為相同的。[2]

從設計方法的角度來看，要達到對最終矽製程的最佳利用便需要在每一次的設計來回（iteration）中，利用到所需要的最精確實體資訊。在初始的設計來回中，較為重要的是作業完成所需的時間；而到了設計的後期，精確性則最為關鍵。使用較不精確的擷取工具來加快時程，有可能會增加錯誤率以及增加時序不能收斂的風險。一個擷取工具應該要讓設計工程師能夠在一兩個小時內，完成一個區塊的設計來回（iteration），並且應該要能隔夜完成一個全晶片的擷取，如果需要，得使用多處理器的電腦來運作。

延遲計算

現今的「簽核（sign-off）」時序分析工具所作的延遲計算是不精確的。這些工具通常使用一些過於簡化的模型（如湊和電容值；lumped capacitance），這些過於簡化的模型並未考量到導線上的動態效應，導線上的動態效應最終亦會造成元件延遲上的動態效應。元件延遲除了隨著閘的驅動負荷改變以外，亦會隨著線路脈絡間的耦合效應而改變，於是延遲是動態的，並非固定的。精確地說，延遲計算不能只植基於元件的行為功能化約模型（behavioral abstraction）；它還必須加入下至電晶體層級的電流與電容特性等考量。對於高頻電路而言，以湊和電容值為基礎的元件延遲計算根本不夠精確。奈米延遲計算必須基於信號完整性與電壓降，如(圖六)。

《圖六　對信號完整性與電壓降予以考量的奈米延遲計算》

階層式的延遲計算對奈米設計而言也是重要的。簡化的、保守的、在階層層級邊界的時序模型，會增加誤差。延遲計算必須正確地模擬跨越階層層級邊界的路徑，以維持其精確性。

信號電子遷移（Signal Electromigration）

之前人們相信銅製程會簡化所有的電子遷移（Electromigration；EM）議題[3]，然而現在發現事實可能恰好相反。鋁的「竹狀」結構對EM的抗衡會隨著導線越窄而增加，而銅並不會。除此之外，鎢材質的接點（via）可將可能發生的EM效應限制在線路脈絡的區段內，而在銅製程中所使用的銅接點則會將EM效應擴散到整個線路網絡。

由於導線越來越小，而設計工程師為了達成速度效能上的需求，被迫將更多的電流灌入這些狹小的導線，於是信號的EM（電子遷移）便漸漸成為一個問題。配置與繞線的工具為了滿足對時序的需求，對線路產生大型驅動電路，這卻在巨大的晶片中製造出許多EM的問題，這些問題連設計工程團隊都不曉得。奈米實體分析必須在EM問題在最終矽成品中出現前便將它們指出來，包括由於高頻交流信號（AC）所感引出來的EM（廣泛包含超過300 MHz的信號與帶有許多危險的信號）以及由於高單向直流電流（DC）所造成的EM。

電源供應網（Power Grid）的分析

電源供應網大約佔掉所有導線的三分之二。在奈米設計中，他們將包括超過十億個導線區段（wire segments）－電阻。相對於一般對信號線一次處理一個信號，電源供應網必須作整體的分析與考量，這也使得工具的處理容量顯得重要，並且必須要能夠支援多重層級。電源供應網的分析必須要包含電壓降以及EM的分析。若使用過於簡化的模型抄捷徑來加快電壓降的分析，其代價可能會相當昂貴，因為最終的矽成品可能會因EM而失敗。

對電源供應網的精確分析需要對設計行為（design activity）做模型，做出來的模型必須要能夠代表實際的信號變化。要為許多複雜的設計提供適當的測試向量已是難上加難，電源供應網的分析工具應該要能夠使用一些以或然率為基礎的技巧，這些技巧能為越來越多的設計，提供使用靜態及以測試向量為基礎的方法所無法提供的精確度。為了要達到精確度，電源供應網的分析工具必須也要考量製造方面的技巧如OPC與PSM，以幫助對晶圓專工矽模型持續進行中的校正（model calibration）。

電感

SI下一個大問題是電感，業界現在有對很小型電路的特殊解決方案，這類的解決方案著重在擷取（extraction）。雖然有些業者已開始針對大型設計推出特殊功能，完整的解決方案在短期內卻不太可能出現。擷取與分析電感問題中一個主要的挑戰，在於其計算成本超乎尋常地昂貴，可能會需要比能對交互耦合效應做最詳盡分析的工具，還要多上許多倍的計算成本。連續性收斂能幫設計團隊指出最可能會有電感問題的導線，這樣他們就能好好地利用如此耗費計算資源的工具了。

奈米設計對資料庫的需求

因為有巨大、複雜、精密繁複的實體需求、艱澀的製造需求，以及其他一切仍屬於未知的因素等，一個「對」的資料庫在奈米設計中較以前來得更為重要了。由於大部分的奈米設計將會是數位／混合信號IC（例如帶有關鍵類比線路的大型數位設計），於是要讓奈米設計的資料庫能夠支援一個統一的資料模型便顯得格外地重要。

在1980年代早期，要把幾何資料以及其所屬的線路連接資料結合在一個單一的資料庫的想法，仍是屬於新穎的觀念，當時對這樣的觀念有許多的討論與質疑；然而若將這個觀念付諸實行，將同時能夠實現一些我們最特出的運算法則的躍進，包括以線路連結為基礎的編輯、配置與繞線、實體合成，以及有效的實體驗證。現在的這個時間點正是實現下一代統一的資料庫的時候。

統一的資料模型

奈米設計需要統一的資料模型，即以一個單一的設計表示（representation），足以包含設計所有面向的資訊：包括線路圖（schematic）、線路列（netlist）以及佈局等表示；此外還有數位與類比表示，以及元件組合（cell-based）與客製（custom）的表示。這個表示也要能夠支援所有與這些設計表示相關的資訊，包括實體佈局、邏輯與實體線路連結、擷取與化約的寄生資訊（extracted and reduced parasitics）、時序制約（timing constraints），以及詳細的製造資料，如OPC與PSM。

一個統一的資料庫能使所有的設計工具運作在一個共同的表示之下，免去耗時與易錯的檔案轉換。每一個應用程式得以使用資料庫中與其相關的部分，若要增加新的資料型態，則只需改變使用到新資料型態的應用程式即可。以現今的交換格式而言，每一個應用程式都需要去解讀、儲存以及輸出表示格式中所包含的所有的資訊，如此常常會造成資訊的遺失。一個統一的資料庫消除了這種當每一個工具程式讀取、解譯、轉換及寫出資料時資訊遺失的尷尬。

一個統一的資料庫允許新的運算法則（algorithm），使用目前只有一些特定工具能夠接觸到的設計意向（design intent）；例如，一個產出OPC的工具可以在選擇修正（correction）之前先檢驗每一個訊號上的餘裕（slack），進而降低光罩的複雜度及成本。其他如智慧型混合信號設計分割（intelligent mixed-signal design partitioning）、模擬以及分析等，都是很好的例子。

關鍵功能

一個奈米資料庫必須能夠支援奈米物理與製造階段所需的先進資料型態（constructs），如整區填充（area fill）、槽線（wire slotting）、OPC及PSM。例如，對OPC與PSM資料型態具體的支援，意味著一個設計檔案除了能夠包含OPC前／PSM前的佈局之外，亦能夠包含關於OPC/PSM改變的資訊。設計團隊便能夠將原來的佈局更輕易地轉移到新的製程。具體的制約支援（constraint support）則確保得以與設計表示同步，避免使用不正確的制約檔。奈米設計將包含許多不同型態的電路，包括數位邏輯、類比、RF、記憶體以及可程式化的邏輯。為了要最佳化速度效能與可製造性（manufacturability），資料庫應該要對同一個設計能夠支援到數套的設計規則（design rules）。

巨大的資料庫容量以及強大的速度效能

奈米資料庫應該要能夠提供較其前一個世代的實體設計資料庫，在容量上十倍的改良，並且不能因而犧牲速度上的效能。事實上，像是讀取與寫出這類動作的速度，必須要能夠明顯地提昇，對知名處理器與作業系統、32位元與64位元版本跨平台式（transparent）的支援也是重要的。大部分的設計工程師比較喜歡用32位元的機器，而跨平台的支援讓他們能夠在記憶體範圍內使用設計表示。設計工程師若需要使用到超過4GB限制的應用程式應該可以自行達成，不需要將整個設計團隊通通換到64位元的機器上作業。

資料庫的高速度效能能夠讓許多工具脫離資料庫來自行執行，省去應用程式的開發時間。有些工具仍會為執行效率而使用它內部自訂的資料結構，但永久性的儲存庫會一直是中心的資料庫。若資料庫能夠同時有一個適當的擴充模型，就會有越來越少的應用程式重複已經存在於資料庫中的資料結構（如線路列）。

擴充性與開放性

要預測所有的未來設計資訊需求是不可能的，所以奈米資料庫應該要能夠支援對物件型態的新增、對已存在的物件新增屬性，以及定義物件間新的關係等功能－而這些功能均須以原機（native）的速度與效率運作。這些擴充必須要是輕量級（lightweight）、能夠有效率地使用空間及時間，並能最佳化特定的資料型態。

若具有適當的擴充性，應用程式開發工程師──包括公司內部以及協力廠商（third party）的工具開發業者，便能夠寫出有效率的運算法則，確切地在全速下操作與分析所需的資料。擴充功能應該要能夠永久地存在以便讓其他的工具使用；也應該要能夠暫時地存在以便作為整合的高速快取模組（cache）使用。駐在記憶體中的一貫性（in-memory coherence）讓下列三者成為可能：將合作的模組整合成一個工具，這些模組在本質上是漸進（incremental）的；使用懶人評估技巧（lazy evaluation technique）；以及提供應用層級的工具組（toolkits），用以快速地開發與演進新的工具。

奈米資料庫應該是開放的，意即要有一個開放式的應用程式介面（application programming interface；API）、開放式的原始碼，以及一個業界社群成員組成的監督委員會。開放性在本質上並非一個技術性的需求，但卻能直接地促成一個在技術上優越並快速演進的施行方案。開放性亦能夠藉由啟動原始的外部與內部應用程式的開發，來減輕設計團隊的風險。

未來──與製造階段接軌

奈米資料庫應該要能支援與製造階段直接、於資料庫層級的互動，好讓「無GDSII（GDSII-less）」的移交（handoff）成為可能，並同時提供GDSII所無法表示的重要設計原意（design intent）。光罩業者能利用設計原意來降低如整區填充（area fill）這種非電性活躍部分的容忍度（tolerance），以便降低光罩生產的時間以及成本。晶圓專工業者能使用設計原意以特定的設計特性來最佳化其製程，進行更有功效與效率的測試與分析，並且最佳化良率。晶圓專工業者能提供對應到任何設計表示的製造回饋，可能的話，甚至能夠將其越來越複雜的設計規則整包裝（encapsulate）到資料庫裡。

結語

在90奈米及以下的IC設計，導線主導速度效能與可製造性，這使得傳統的線性流程不敷使用。導線是如此地重要以致於缺乏詳細繞線資訊的速度效能分析與最佳化失去實質上的意義。

成功的奈米實體IC設計必須要以導線為主體策略，例如本文所描述的連續性收斂設計方法。這是一個已經過實證的方法，它縮短了導線實體化的時程（time-to-wires）以及全晶片反覆來回（iteration）的時間。使用連續性收斂的設計團隊看到可預期、可測量、朝向其矽完成與最終光罩完成目標的一個系統化的進度。

奈米的成功亦須要一套新的施行方案、分析，以及資料庫技術。奈米繞線工具必須要能夠了解物理特性，要能夠在執行時即考量如SI的實體效應。奈米繞線工具亦必須要能夠了解製造階段的需求，具備如可變異區間（variable-spacing）與可變異寬度（variable-width）繞線等功能，以便支援銅、CMP、以及次波長（subwavelength）等製程。奈米實體分析必須要能夠精確地代表其標的矽實體。矽完整性與電壓降已是直接影響時序的因素了，而EM除了對電源供應網是個問題之外，對信號亦然。一個可擴充、統一的資料庫可提供奈米設計的基礎，特別由於大部分的設計將會是數位／混合信號的設計。它需要能夠支援對物件、屬性以及關係等一組豐富的集合。而或許更為重要的，是它必須支援具有原機速度效能的可擴充性。資料庫與所有的奈米工具應該要能夠輕鬆地支援多重層級並能有效地處理千萬閘的設計。

奈米設計的實體化對設計團隊而言要求極高。如連續性收斂這種擁抱以導線為主軸的設計策略將會而勝出，而反之者將付出代價。

＜（作者Lavi Lev為 Cadence IC解決方案執行副總與總經理、Ping Chao為Cadence數位IC解決方案資深副總與總經理、Steve Teig為 Cadence IC解決方案資深副總與首席科學家）

註釋:

[1] Wire，或稱信號節點（node），意指在一個IC設計中的一個單一信號節點，信號節點與信號節點間由邏輯閘或其他類比元件區隔，在佈局後該信號節點使用單一連續材質，而其形狀可能是任意形狀－不一定是線型。

[2]譯註：通過導線的電流密度過大且通過的時間過長，造成金屬材質的分解，導致線路的斷路或者短路。

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