益华电脑（Cadence）宣布，其Cadence Integrity 3D-IC 平台获创意电子采用，并已成功用於先进 FinFET 制程上实现复杂的 3D 堆叠晶片设计，并完成投片。

该设计采Cadence Integrity 3D-IC 平台，於覆晶接合（flip-chip）封装的晶圆堆叠 (WoW) 结构上实现Memory-on-Logic 三维芯片堆叠配置。Integrity 3D-IC 平台中的 Cadence Integrity System Planner 与 Cadence Innovus 设计实现系统无缝整合，让复杂设计中的晶圆对晶圆介面规划和分层晶片堆叠得以实现。这款晶圆堆叠 WoW 设计已成功的通过首次矽片验证。

针对WoW 3D 堆叠应用，Integrity 3D-IC 平台可提供晶片上 (on-chip) 以及晶片外(off-chip)的跨晶片的时序分析、电网规划、IR 和热分析以及无缝接轨物理验证。为完成投片成功，创意电子采用特别为处理跨晶片 3D 规划和针对系统级分析的整合分析工具 - Integrity 3D-IC 平台。规划完成後，3D 堆叠晶片在 Innovus 设计实现系统中全面实现设计，并以 Voltus IC 电源完整性解决方案执行 IR 分析，再透过 Integrity 3D-IC 平台进行系统级 LVS 验证。

创意电子设计服务资深??总经理林景源(Louis Lin)博士表示：「在先进 FinFET 制程上让晶圆堆叠设计成功投片，激发真实的3D-IC 技术未来潜力，我们又向前迈进一步。Cadence 的 Integrity 3D-IC 平台能够在完整 3D 堆叠的所有层级上无缝工作，我们使用最先进的技术用於跨晶片的电路分割、时序分析、封装布局和分析等自动化技术在覆晶接合封装上，实现复杂的堆叠晶片设计。Cadence 3D-IC 平台解决方案的自动化和优异特性帮助我们处理高复杂、多晶片的堆叠设计，持续为先进 FinFET 制程上提供创新方案。」

Cadence资深??总裁暨数位与签核事业群总经理滕晋厌(Chin-Chi Teng)博士表示：「随着多晶片解决方案的研发，产业对其自动化的需求增加，我们更需要全面的解决方案，以因应堆叠晶片系统的晶片上以及晶片外的复杂度。Cadence 的 Integrity 3D-IC 平台整合了3D-IC 设计和分析功能，更结合了我们顶尖的 SoC 和封装设计实现技术与系统级规划和分析工具。随着3D 堆叠晶片配置产生变化，产业必须持续因应需求持续开发，而Integrity 3D-IC 平台扮演了下一代 3D-IC 设计关键推动者，实现在功耗、性能和面积等系统驱动技术的协同与最隹化。」

Cadence Integrity 3D-IC 平台解决方案的自动化和特性，协助创意电子在先进 FinFET 制程上提供创新的多晶片堆叠设计方案，为下一代 3D-IC 设计开发奠定了基础。