Mentor今（20）天宣布其Mentor CalibreR nmPlatform 与Analog FastSPICE? (AFS?) 平台已通过台积电7奈米 FinFET Plus 与最新版本的5奈米FinFET制程认证。此外，Mentor 持续扩展Xpedition? Package Designer 和Xpedition Substrate Integrator 产品的功能，以支援台积电的先进封装技术。

台积电设计建构行销事业处资深处长Suk Lee表示：「台积电正与Mentor密切合作，藉由提供更多的功能在其EDA解决方案以支援我们新的5奈米与7奈米FinFET Plus制程，Mentor持续在台积电生态系统中带来更高的价值。Mentor是我们多年来的重要策略夥伴，凭藉着西门子将持续为Mentor的电子设计自动化(EDA)技术进行策略性投资，将可协助双方的共同客户更成功地把新一代令人惊艳的IC技术创新带到市场。」

适用於台积电5奈米与7奈米 FinFET Plus制程的Mentor Calibre nmPlatform

Mentor增强了Calibre nmDRC? 与 Calibre nmLVS?工具，以支援台积电7奈米FinFET Plus制程与最新版本的5奈米FinFET制程。Mentor持续提供台积电客户所需的功能性与效能，以助其达到制造需求。Calibre nmDRC和Calibre nmLVS工具已可提供云端服务，并且可有效运用於数千个CPU数量的伺服器方案供客户使用。

Mentor的Caliber YieldEnhancer工具已通过台积电5奈米与7奈米 FinFET Plus制程认证。 Mentor和台积电已开发独特的填充程式库，可透过紧密控制填充形状的位置来达到制造要求。结合Calibre YieldEnhancer工具的功能与台积电的Calibre填充设计套件(Fill Design Kit)，可把填充率(insertion rate)提升至最高。

Calibre PERC? 可靠性平台不仅已通过台积电5奈米与7奈米 FinFET Plus制程认证，并新近增强了为台积电开发的PERC电路限制检查，以协助台积电的客户提升其设计的可靠性。

Mentor强化设计工具，以支援台积电的InFO_MS堆叠技术

Mentor持续增强其工具组合，以支援台积电的 InFO_MS(整合式扇出基板上记忆体)先进堆叠封装技术。

除了能建立并管理复杂的元件间连接性，以及作为Xpedition Package Designer布局的关键自动化功能之外，Mentor的Xpedition Substrate Integrator还扩展其功能，可以自动生成原始网表，以供Calibre 3DSTACK连接性检查之用。

用於LVS、Calibre nmDRC的Calibre 3DSTACK?、用於介面耦合电容萃取的Calibre xACT、以及用於点对点(P2P)检查的Calibre PERC工具也是TSMC InFO_MS叁考流程的一部分。 这些增强功能为TSMC InFO_MS设计流程提供了全面性的建置和验证解决方案。

适用於台积电5奈米FinFET 与7奈米FinFET Plus制程的Mentor AFS平台

FS平台，包括 AFS Mega 电路模拟工具，已通过台积电7奈米 FinFET Plus制程与最新版本的5奈米 FinFET制程认证。全球领先半导体业者的类比、混合讯号与射频(RF)设计团队都将能获益於采用AFS平台，来验证其采用最新台积电技术设计的晶片。

Mentor的IC部门执行??总裁Joe Sawicki表示：「Mentor很荣幸能与台积电合作继续提供关键技术，让我们的客户可以更快地把IC创新推向市场。今年，台积电和Mentor共同提供解决方案，为我们的共同客户提供越来越多的设计途径，以便能够快速为行动、高效能运算、汽车、人工智慧和物联网/可穿戴市场开发晶片方案。」