益華電腦（Cadence）發表Cadence Innovus設計實現系統，這是新一代的實體設計實現解決方案，讓系統晶片（system-on-chip；SoC）開發人員能夠提供具備功耗、效能與面積（PPA）的設計，同時加速上市前置時間。Innovus設計實現系統由大規模平行架構與突破性的最佳化技術所驅動，在先進的16/14/10nm FinFET和成熟製程上，一般能提升10到20%的功耗、效能與面積（PPA）生產力優勢，同時整個流程速度與產能可提高5倍到10倍。

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Innovus設計實現系統具備許多關鍵功能，幫助實體設計工程師們達成最佳的效能同時符合功耗/面積預算，或者在為滿足頻率指標時，節省最大功耗與面積。Innovus設計實現系統也提供許多功能，大幅縮短每次繞線與佈局循環的週轉時間。其核心演算法已經過整個流程中的多重執行緒技術的強化，在擁有8到16顆CPU的業界標準硬體上實現了大幅加速。此外，Innovus設計實現系統還具備了一個大規模分散式平行解決方案，支援1千萬及以上的處理程序設計區塊的設計實現。貫穿整個流程的多重情境加速，即使面對日益增加的多重模式、多環境差異性情境，仍能加速執行。

Innovus設計實現系統支援先進16/14/10nm FinFET和既有的製程，除了提供PPA與最佳化週轉時間之外，Innovus設計實現系統也提供跨合成、設計實現與signoff工具的共通使用者介面（UI），還有資料模型和API與Tempus時序Signoff解決方案和Quantus QRC萃取解決方案之間的整合。這些方案共同實現了快速、精準、立即可供10nm利用的signoff收斂，促進普及與一貫化可客製流程。客戶也能夠從具體化和報告功能而受益，享受更佳的偵錯、因果分析和數據導向設計流程管理。

ARM安謀CPU事業群總經理Noel Hurley表示：「ARM不斷推進晶片與EDA工具技術的極限，在緊迫的時程內提供產品，滿足消費性產品市場的需求。我們與Cadence密切合作，在開發ARM Cortex-A72處理器時巧妙地運用Innovus設計實現系統，不僅加快5倍的執行速度，同時在面積目標內實現超過2.6GHz的性能。基於這項佳績，我們相信Innovus這新的實體設計實現解決方案能夠幫助雙方的客戶及時提供複雜與先進製程的SoC。」

Cadence數位與Signoff事業群資深副總裁Anirudh Devgan表示：「客戶已經開始使用Innovus設計實現系統，幫助達成更高效能、更低功耗與最小面積，超越競爭者的腳步，先在市場上推出自己的設計。在量產設計上早期佈署這項解決方案的客戶紛紛表示PPA大幅改善，週轉時間大幅加速，遠勝過其他解決方案。」

產品特色

‧全新GigaPlace解算器為基礎的佈局技術，包括slack driven和具備拓撲/腳位存取/顏色感知，能夠實現最佳的管路佈局（pipeline placement）、配線長度、利用率與PPA，並且為後續優化流程提供最佳化起點。

‧先進的時序與功耗導向最佳化，為多重執行緒且層次感知，確保最佳效能的同時減少動態功耗和漏電。

‧獨特的同步時鐘與資料路徑最佳化，包括混合式H樹（H-tree）自動生成，以降低功耗的同時提高多環境差異性優化（cross-corner variability）並帶動最高效能。

‧新一代slack-driven繞線包含軌跡感知（track-aware）的時序最佳化，儘早實現訊號完整性並改善佈線前後的關聯性。

‧全流程多重目標技術，能夠同步執行電氣與實體最佳化，以避免單一優化的侷限性（local optima），從而獲得全面PPA。