益华计算机（Cadence）发表Cadence Innovus设计实现系统，这是新一代的实体设计实现解决方案，让系统芯片（system-on-chip；SoC）开发人员能够提供具备功耗、效能与面积（PPA）的设计，同时加速上市前置时间。Innovus设计实现系统由大规模平行架构与突破性的优化技术所驱动，在先进的16/14/10nm FinFET和成熟制程上，一般能提升10到20%的功耗、效能与面积（PPA）生产力优势，同时整个流程速度与产能可提高5倍到10倍。

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Innovus设计实现系统具备许多关键功能，帮助实体设计工程师们达成最佳的效能同时符合功耗/面积预算，或者在为满足频率指针时，节省最大功耗与面积。Innovus设计实现系统也提供许多功能，大幅缩短每次绕线与布局循环的周转时间。其核心算法已经过整个流程中的多重线程技术的强化，在拥有8到16颗CPU的业界标准硬件上实现了大幅加速。此外，Innovus设计实现系统还具备了一个大规模分布式平行解决方案，支持1千万及以上的处理程序设计区块的设计实现。贯穿整个流程的多重情境加速，即使面对日益增加的多重模式、多环境差异性情境，仍能加速执行。

Innovus设计实现系统支持先进16/14/10nm FinFET和既有的制程，除了提供PPA与优化周转时间之外，Innovus设计实现系统也提供跨合成、设计实现与signoff工具的共通用户接口（UI），还有数据模型和API与Tempus时序Signoff解决方案和Quantus QRC萃取解决方案之间的整合。这些方案共同实现了快速、精准、立即可供10nm利用的signoff收敛，促进普及与一贯化可客制流程。客户也能够从具体化和报告功能而受益，享受更佳的侦错、因果分析和数据导向设计流程管理。

ARM安谋CPU事业群总经理Noel Hurley表示：「ARM不断推进芯片与EDA工具技术的极限，在紧迫的时程内提供产品，满足消费性产品市场的需求。我们与Cadence密切合作，在开发ARM Cortex-A72处理器时巧妙地运用Innovus设计实现系统，不仅加快5倍的执行速度，同时在面积目标内实现超过2.6GHz的性能。基于这项佳绩，我们相信Innovus这新的实体设计实现解决方案能够帮助双方的客户及时提供复杂与先进制程的SoC。」

Cadence数字与Signoff事业群资深副总裁Anirudh Devgan表示：「客户已经开始使用Innovus设计实现系统，帮助达成更高效能、更低功耗与最小面积，超越竞争者的脚步，先在市场上推出自己的设计。在量产设计上早期布署这项解决方案的客户纷纷表示PPA大幅改善，周转时间大幅加速，远胜过其他解决方案。」

产品特色

‧全新GigaPlace解算器为基础的布局技术，包括slack driven和具备拓扑/脚位存取/颜色感知，能够实现最佳的管路布局（pipeline placement）、配线长度、利用率与PPA，并且为后续优化流程提供优化起点。

‧先进的时序与功耗导向优化，为多重线程且层次感知，确保最佳效能的同时减少动态功耗和漏电。

‧独特的同步时钟与数据路径优化，包括混合式H树（H-tree）自动生成，以降低功耗的同时提高多环境差异性优化（cross-corner variability）并带动最高效能。

‧新一代slack-driven绕线包含轨迹感知（track-aware）的时序优化，尽早实现讯号完整性并改善布线前后的关联性。

‧全流程多重目标技术，能够同步执行电气与实体优化，以避免单一优化的局限性（local optima），从而获得全面PPA。