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以SystemVerilog语言提升EDA工具设计产能
专访新思科技行销部门资深总监Steve Smith

【作者: 王岫晨】2006年04月01日 星期六

浏览人次:【5196】

SystemVerilog目前已经渐渐成为设计与验证的主流语言,许多厂商在其产品设计中都采用这样的标准。目前全球估计已有超​​过150家厂商采用SystemVerilog,而许多先进设计与验证工程师也开始在standardization process中使用此种语言。


SystemVerilog是国际电机电子工程学会(IEEE)近期所通过的电子设计的新标准语言。过去IC设计厂商普遍采用的设计语言主流为Verilog,而SystemVerilog则是Verilog的延伸与扩充版本。 SystemVerilog可广泛应用于新一代的先进电子产品硬体设计、规格开发及验证等流程上。


《图一 新思科技营销部门资深总监Steve Smith》
《图一 新思科技营销部门资深总监Steve Smith》

对于开发EDA(Electronic Design Automation)工具的厂商来说,当SystemVerilog成为标准语言之后,可以藉由支援SystemVerilog开发更多的EDA工具,来符合客户的设计需求。根据统计,目前以SystemVerilog语言为基础所开发出来的EDA工具及解决方案已经超过75种,预料在IEEE通过SystemVerilog语言成为业界的标准后,会有更多的业者投入相关工具的研发,以增进不同EDA工具之间的相容性,这对于IC设计产业的发展来说也将有非常大的帮助。


SystemVerilog语言可为工程师带来更大的生产效益,其进阶设计概念可以产生较精简的RTL code,可以将RTL的行数减少二至五倍,由于较少的程式码行数转译后的编码错误较少,因此对于增进设计产能将大有助益。整体来看,SystemVerilog语言可有效提升硬体设计、规格制定、模拟与验证等整体产能,并降低设计风险,以加速产品上市时程。而新思科技(Synopsys)也是采用SystemVerilog语言开发EDA工具的厂商之一。


新思科技行销部门资深总监Steve Smith表示,目前新思的设计及验证产品等套装软体均已支援SystemVerilog语言,另外新思也率先推出支援SystemVerilog验证IP资料库,并在电路逻辑正确性验证软体中增添SystemVerilog语法分析器(parser)之功能,这可看出新思在支援SystemVerilog的设计及验证流程上已趋于完备。


根据ESNUG近期的调​​查显示,正在使用或打算使用SystemVerilog的设计及验证工程师中,有79%是使用新思的工具,显示Synopsys在其产品的推广上得到很好的成效。而目前也有超过150家厂商采用新思的SystemVerilog工具来设计及验证应用在消费性电子、网路、通信与电脑系统中的系统单晶片(SoC)。工程师透过SystemVerilog能更快速准确地完成复杂性更高的设计,利用assertions机制来获致关键设计的属性,及开发高阶覆盖率驱动(coverage-driven)及受限随机(constrained random)的测试平台。而新思在其同步推出的支援SystemVerilog语言的验证IP资料库所增添的语法分析器功能,也让工程师在使用其EDA工具进行设计与验证流程时更为得心应手。


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