益華電腦（Cadence）宣佈其數位和客製／類比分析工具已通過台積公司（TSMC）的16FF+（FinFET Plus）製程的V0.9設計參考手冊（Design Rule Manual；DRM）與SPICE認證，相較於原16nm FinFET製程，讓系統和半導體廠商能夠運用此新製程在相同功耗下提升15%的速度，或在同等速度下省電30%。而目前也正進行16nm FF+ V1.0版本認證，預計將於2014年11月完成。Cadence也與台積公司合作提升其16FF+製程的客製設計參考流程 （CDRF）。此外，Cadence也與台積公司合作10nm FinFET製程，Cadence的技術已為支援客戶早期投入10nm的設計做好準備。

Cadence客製／類比和數位設計實現和簽核工具已獲台積公司用於高效能參考設計，以便提供客戶最迅速的設計收斂。通過16FF+認證的Cadence工具包括：Encounter數位設計實現系統、Tempus時序Signoff解決方案、Voltus IC電源完整性解決方案、Quantus寄生參數擷取解決方案、Virtuoso客製設計平台、Spectre模擬平台、實體驗證系統（Physical Verification System）、Litho實體分析和化學機械研磨預測器（CMP Predictor）等。

CDRF的優化內容包括一個整合進Virtuoso類比設計環境GXL中的台積公司應用程式介面（API）、能加快統計仿真流程，一種運用模組產生器 （ModGen）技術的新設計方法設計FinFET陣列以避免密度梯度效應 （density gradient effects），同時更導入電子意識設計（EAD）平台萃取和分析在設計執行流程中的即時寄生效應和電子遷移（EM）違反現象。流程中使用到的Cadence工具，包括Virtuoso客製設計平台、整合式實體驗證系統、實體驗證系統、Quantus寄生參數解決方案、Spectre模擬平台、Voltus-Fi客製電源整合解決方案和Litho電子分析器等。

台積公司設計基礎架構行銷事業部資深協理Suk Lee表示：「我們和Cadence密切合作認證工具，讓客戶受益於台積公司16nm FF+製程的高性能和低功耗。我們的設計工具和生產製程都經過了測試，以確保他們能緊密的協同工作，讓客戶能夠實現減少迭代和提升可預測性。此外，我們還在積極地和Cadence合作10nm FinFET製程，共同的流程已經為客戶的早期設計做好了準備。」

Cadence資深副總裁兼策略長徐季平博士表示：「創新是我們秉持的核心精神，這也是我們持續投資與台積公司的夥伴關係和開發16 nm 與10nm FinFET技術開發的主因，台積公司與Cadence緊密合作力求突破，以便協助共同客戶走在矽技術的最前端。」他表示全球最新行動裝置製造晶片的客戶已開始採用10nm FinFET方案，克服設計複雜度並加快上市速度。