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3D封裝成顯學 台積電與英特爾各領風騷 (2019.07.04)
除了提升運算效能，如何在有限的晶片體積內，實現更多的功能，是目前晶片製造商極欲突破的瓶頸。如今，這個挑戰已有了答案，由台積電與英特爾所主導的3D封裝技術即將量產，為異質整合帶來新的進展 |
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ANSYS獲三星晶圓代工自加熱、電源完整性和電子遷移解決方案認證 (2018.06.27)
ANSYS解決方案已獲三星晶圓代工部門（Samsung Foundry）電源完整性和可靠度分析認證與支援，這將有助雙方共同客戶製作可靠穩健的新一代電子元件。該認證支援三星晶圓代工部門最新7奈米（7LPP；7-nanometer Low Power Plus）微影（lithography）製程技術的電源和訊號網萃取、動靜態降壓分析、自加熱（self-heat）和電子遷移分析 |
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格羅方德推12奈米FD-SOI製程 拓展FDX路線圖 (2016.09.09)
半導體晶圓廠格羅方德發表全新的12nm FD-SOI半導體工藝平台12FDXTM，實現了業內首個多節點FD-SOI路線圖，從而延續了其領先地位。新一代12FDXTM平台建立在其22FDXTM平台的成功基礎之上，專為未來的移動計算、5G連接、人工智能、無人駕駛汽車等各類應用智能係統而設計 |
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Mentor Graphics獲得TSMC 10nm FinFET 製程技術認證 (2015.09.21)
Mentor Graphics（明導）公司宣佈，Calibre nmPlatform已通過TSMC 10nm FinFET V0.9製程認證。此外，Mentor Analog FastSPICE電路驗證平臺已完成了電路級和元件級認證，Olympus-SoC數位設計平臺正在進行提升，以幫助設計工程師利用TSMC 10nm FinFET技術更有效地驗證和優化其設計 |
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台積電認證Mentor Graphics軟體可應用於其10nm FinFET技術早期設計開發 (2015.04.20)
Mentor Graphics（明導）宣佈：台積電（TSMC）和Mentor Graphics已經達到在 10nm EDA認證合作的第一個里程碑。 Calibre實體驗證和可製造性設計（DFM）平臺以及 Analog FastSPICE（AFS）電路驗證平臺（包括AFS Mega）已由台積電依據最新版本的10nm設計規則和 SPICE模型認證 |
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Cadence數位與客製/類比工具通過台積電10nm FinFET製程認證 (2015.04.13)
益華電腦（Cadence）的數位與客製/類比工具軟體已通過TSMC台積公司最新10奈米FinFET製程技術的設計參考手冊（Design Rule Manual, DRM）與SPICE模型認證。
Cadence客製/類比和數位設計實現與signoff工具已獲台積電高效能參考設計認證，能夠為客戶提供在10nm FinFET製程上最快速的設計收斂 |
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Cadence新款Innovus設計實現系統具有週轉高時效 (2015.03.12)
益華電腦（Cadence）發表Cadence Innovus設計實現系統，這是新一代的實體設計實現解決方案，讓系統晶片（system-on-chip；SoC）開發人員能夠提供具備功耗、效能與面積（PPA）的設計，同時加速上市前置時間 |
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Cadence數位與客製／類比工具通過台積公司16FF+製程認證 (2014.10.07)
益華電腦（Cadence）宣佈其數位和客製／類比分析工具已通過台積公司（TSMC）的16FF+（FinFET Plus）製程的V0.9設計參考手冊（Design Rule Manual；DRM）與SPICE認證，相較於原16nm FinFET製程，讓系統和半導體廠商能夠運用此新製程在相同功耗下提升15%的速度，或在同等速度下省電30% |
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全三維自相容量子傳輸模擬雙柵和三柵10 奈米 FinFET 元件-全三維自相容量子傳輸模擬雙柵和三柵10 奈米 FinFET 元件 (2011.06.22)
全三維自相容量子傳輸模擬雙柵和三柵10 奈米 FinFET 元件 |
