雖然開發先進微縮製程的成本與技術難度愈來愈高，但站在半導體製程前端的大廠們仍繼續在這條道路上努力著。Cadence日前宣布，配備運用IBM的FinFET製程技術而設計實現之ARM Cortex-M0處理器的14奈米測試晶片已投入試產。

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14奈米生態系統與晶片是ARM、Cadence與IBM合作在14奈米以上的先進製程開發系統晶片(SoCs)之多年期協議的重大里程碑。運用FinFET技術的14奈米設計SoC實現了大幅減少耗電的承諾。這個晶片之所以開發，是為了要驗證14奈米設計專屬基礎IP的建構基塊。除了ARM處理器、SRAM記憶體區塊之外，還包含了其他區塊，為以FinFET為基礎的ARM Artisan實體IP的基礎IP開發工作提供不可或缺的特性資料。

在14奈米的設計上，多數的挑戰來自於FinFET技術，ARM設計工程師們運用建立在IBM的絕緣層上覆矽(silicon-on-insulator，SOI)技術之上的14奈米FinFET技術的ARM Cortex-M0處理器，提供最佳的效能/功耗組合。採用周延的14奈米雙重曝光與FinFET支援方法，搭配使用Cadence技術的工程人員來設計FinFET 3D電晶體晶片。

「這次14奈米測試晶片試產是我們在SOI上運用內建的電介質隔離功能，而在FinFET取得的重大進展。」IBM半導體研發中心副總裁Gary Patton表示：「事實上，Cadence與ARM在設計解決方案上協同作業，將這個以IBM的FinFET技術為基礎的測試晶片投入試產。我們仍將繼續合作，在14奈米以上兌現全空乏型(fully depleted) SOI FinFET裝置的卓越功耗、效能與變異性控制的承諾。」

為了成功試產，工程師們必須要有14奈米與FinFET規則台(rule decks)以及更佳的時序分析的支援。這個晶片是運用Cadence Encounter Digital Implementation (EDI)系統而設計實現的，具備運用Cadence Virtuoso工具而設計的ARM 8-track 14奈米FinFET標準單元庫。

EDI系統提供按照以FinFET為基礎的14奈米DRC規則執行設計實現所需的先進數位功能，並納入全新GigaOpt最佳化技術，享受FinFET技術所提供的功耗與效能優勢。此外，這個解決方案也運用通過生產驗正的雙重曝光更正設計實現功能。Encounter Power System、Encounter Timing System與Cadence QRC Extraction提供支援14奈米FinFET結構的14nm時序與電源signoff功能。