近年來，EDA（電子設計動化）大廠Cadence與晶圓代工龍頭台積電及處理器IP龍頭ARM在先進製程上屢有斬獲，從28奈米、20奈米再到16奈米FinFET製程，Cadence都有相當不錯的成績，而Cadence所倚靠的，就是透過與領導業者們的合作，來形成完整的生態系統，以達到共存共榮的境界。

Cadence資深副總裁徐季平博士。攝影/姚嘉洋 BigPic:518x774

而挾著今年在半導體領域有著不錯的成績，Cadence新竹所舉辦的年度使用者大會更是座無虛席，人數來到600多人，可以想見Cadence在台灣半導體產業擁有不小的影響力。此次擔任開幕演講貴賓的Cadence資深副總裁徐季平博士除了再度重申生態系統的重要性外，也特地推出新款的Tempus時序Signoff解決方案，為產業界解決時序收斂的效能不足問題。他更談到，由於現在的系統單晶片的開發，通常需要大量的IP組合才能完成，一般的IC設計公司大多都是採取購買IP的方式減少IC開發的時間，但此一作法所衍生的問題便在於，在進入Type Out之前的時序收斂會花費相當大量的時間等待，對於工程師來說是非常不具生產力的行為。

然而，由於IC設計需要大量的IP組合才能完成，因此除了處理器IP龍頭ARM，EDA大廠新思與Cadence外，台積電在IP領域，也有相當豐富的產品組合，以供客戶選擇。但就合作關係上，由於台積電、ARM與Cadence是屬於相當緊密的合作關係，在客戶在IP的選擇上，似乎就會顯得不知該從何下手。

面對這個問題，徐季平坦言，這種三方面的合作，在初期的確會有相當高的難度。除了在IP的選擇上，Cadence必須特別注意合作伙伴的底線外。另外一個原因在於先進製程的IC設計本來就有不小的開發成本與風險需要承擔，如果合作失敗，後續的成本損失要誰買單，光是這樣的問題，就不容易取得共識。

當然，徐季平也直言，這種合作必須是長期且有誠意才有具體的意義，Cadence當然也投入了不少的心力，所以才有今天這樣的成績。當然，由於Cadence十分重視生態系統，像是FPGA領導廠商賽靈思或是處理器IP業者Imagination，都在先進製程上有相當深入的合作，只是合作的細節，就不便特別透露了。