據EE Times網站報導，成員包括多家半導體大廠的日本IC設計研究組織Starc（Semiconductor Technology Academic Research Center），於日前發佈了第一版涵蓋RTL到GDSII的晶片執行的IC設計方法，名為StarCAD-21。該方法可將系統單晶片（SoC）設計時程縮短至三分之一。

此一平台最初針對消費性電子產品的90奈米SoC設計，未來將拓展到65奈米設計。計畫2006年3月發佈的新版本將減少目前六分之一的RTL-to-GDSII設計時間。此方法將RTL-to-GDSII設計過程分成了三個階段，即估計、精煉（refinement）和執行，並在每一個階段末了定義清楚的評估標準，讓設計師了解是否應該進入下一個步驟。

Starc表示，第一版設計方法可以將目前完成一片SoC所需的設計時間由72週減少到24週。StarCAD-21第一版將於最近提供給會員廠商富士、松下、NEC Electronics、Oki、Renesas、Rohm、三洋、夏普、SONY和東芝等。每一家廠商可以向其客戶提供該設計平台。

Starc計畫一年內發佈第二版，精煉了訊號完整性和功耗性能；2006年3月則將發佈具備更高設計效率和開放介面的第三版。