Mentor Graphics（明导）推出首个完全原生的UVM SystemVerilog记忆体验证IP库，该记忆体验证IP库可用于所有常用记忆体设备、配置和介面。 Mentor在目前已可支援60多种常用外设介面（commonly used peripheral interfaces）和汇流排架构的Mentor验证 IP（Mentor VIP）库中新增了 1600多种记忆体模型。由此，Mentor成为首个向ASIC和FPGA SoC设计人员提供完整UVM SystemVerilog验证IP库的公司，该验证IP库可满足其各类外设介面、汇流排协定和记忆体设备（memory device）需求。该完整的验证IP库采用一致的行业标准格式（industry-standard format），可缩短工程师设置验证运行所需时间，从而便于工程师将关注重点放在其设计中独特而高价值的部分。

Mentor Graphics增加记忆体模型，创建业内完整的UVM SystemVerilog验证IP库

新推出的记忆体库支援包​​括尖端协定（leading-edge protocols）在内的各种记忆体模型，例如用于HyperRAM和HyperFlash记忆体设备的高频宽（high-bandwidth）、低管脚数目（low-pin- count）的HyperBus介面。此外，它还支援所有的动态RAM模型，包括 DDR4、低功耗 DDR4、混合记忆体立方（Hybrid Memory Cube）及高频宽记忆体-2，和新的JESD229-2 Wide I/O-2标准。它所涵盖的快闪记忆体模型种类齐全，包括SDIO 4.1、SDCard 4.2、eMMC 5.1、ONFI 4.0、UFS以及串列、Toggle、NAND和NOR快闪记忆体。

赛普拉斯半导体（Cypress Semiconductor）产品与产业生态系统行销副总裁Jackson Huang 表示：「对于Mentor Graphics 发布其全面的记忆体验证IP 模型库一事，我们非常激动，特别是它支援新的HyperBus 介面，我们开发HyperBus 介面的目的在于达成不断增长的产品性能目标，并在回应时间更快(faster response times)的同时，兼具功能的全面性。」

验证 IP 旨在通过为常见介面、协定和架构提供可复用构建模组（re-usable building blocks）来帮助工程师减少构建测试平台所花费的时间。 Mentor 的记忆体验证 IP 模型库所包含的记忆体配置软体允许客户根据供应商、协定和元件编号，即时生成快速、时序准确和经过验证的记忆体模型。此外，Mentor 独有的「运行过程中可重新配置（reconfigurable-on-the-fly）」架构有助于工程师在无需重新编译或重新开始软体模拟的情况下，重新对资源进行二次评估。

「ASIC与FPGA项目团队的大部分人员都已转去研究标准UVM SystemVerilog验证方法,但时至今日,仍没能找到可支援原生UVM中汇流排协定、外设介面和记忆体设备的通用VIP库,」 Mentor Graphics 设计验证技术部产品行销经理Mark Olen表示:「根据我们新推出的记忆体VIP 库的最初使用情况来看,不难看出为什么验证IP是功能验证市场中增长最快速的子细分( sub-segments)市场之一,据电子设计自动化联盟统计,目前该子细分市场的年支出超过1.1 亿美元。」

Mentor VIP 库可向工程师提供对所有支援的协定使用通用架构的标准 UVM SystemVerilog 元件。这有助于在同一个验证团队内快速部署多个协议。测试计画、符合性测试、测试序列和协议覆盖率（protocol coverage）都作为 SV 和 XML 原始程式码包含在内，从而使复用、扩展和调试（debug）变得简单。 Mentor VIP 元件还包含一整套协定检查、错误注入和调试功能。新推出的记忆体模型可应用于所有行业标准模拟器（industry-standard simulators）。

Mentor VIP是Mentor企业验证平台（EVP）的核心技术。 EVP 通过将高级验证技术融合在一个综合性平台中，提高了ASIC和FPGA的SoC功能验证效率。 Mentor EVP整合了Questa高级验证解决方案、Veloce模拟平台和Visualizer调试环境，是全球可访问的、高性能的资料中心资源。 Mentor EVP 的全球资源管理功能可为全球的专案团队提供支援，最大限度地提高用户生产率和验证的总投资回报率。