联华电子宣布Cadence毫米波（mmWave）叁考流程已获得联华电子28奈米HPC+制程的认证。透过此认证，Cadence和联电的共同客户可利用整合的射频设计流程，加速产品上市时程。此完整的叁考流程是基於联电的晶圆设计套件（FDK）所设计的，其中包括具有高度自动化的电路设计、布局、签核和验证流程的一个实际示范电路，让客户可在28奈米的HPC+制程上实现更无缝的晶片设计。经认证的毫米波叁考流程，支持Cadence的智慧系统设计策略，使客户加速SoC设计的卓越性。

高频射频毫米波设计除了需要类比和混合信号功能之外，还需要精确的电磁（EM）提取和模拟分析。此毫米波叁考流程基於Cadence Virtuoso的射频解决方案，汇集了业界领先的电路撷取、布局实现、寄生元件叁数撷取、电磁分析和射频电路模拟，以及整合布局与电路布局验证（LVS）和设计规则检查（DRC）。该流程还将使用Cadence EMX平面3D模拟和Cadence AWR AXIEM平面3D电磁分析的合并，在可靠的Virtuoso和Spectre平台中，进而提供了射频电路矽前与矽後高度的自动化和分析性能的能力。

认证的毫米波叁考流程包括：

●透过Virtuoso图形编辑器、Virtuoso ADE Explorer和Assembler、Spectre X Simulator、Spectre AMS Designer和Spectre射频选件进行设计获取和模拟。

●透过Virtuoso布局套件和物理验证系统（PVS）设计布局。

●透过Quantus撷取解决方案对电晶体层次的连接器进行寄生元件叁数撷取。

●透过EMX或AWR AXIEM 3D平面模拟器对电晶体之间的连接器进行电磁分析，包括被动射频结构。

联华电子凭藉AEC Q100汽车1级平台，及量产就绪的28奈米HPC+解决方案能够满足客户从数位到毫米波的各种应用。28HPC+制程采用高介电系数／金属闸极堆叠技术，将其SPICE模型的覆盖范围进一步扩展至毫米波的110GHz，以供用於手机、汽车/工业雷达和5G FWA / CPE的应用。客户可以利用联电的毫米波设计套件设计收发器晶片，或整合晶圆专工厂完善的数位和类比IP来加速其毫米波SoC的设计。