益华计算机（Cadence）28日表示，台湾集成电路制造公司已于其0.13微米设计参考流程中采用Cadence CeltIC信号完整性分析解决方案。CeltIC将可提供使用台积电设计参考流程的用户，在送出设计光罩之前即能找出并修复串扰噪声（crosstalk noise）的问题，藉以降低硅重转（silicon re-spin）的必要性。

「台积电已在数个设计光罩案例中使用CeltIC来检查耦合噪声问题，」台积电营销副总胡正大表示，「我们对于其高精确度、智能型噪声脉冲（glitch）扫描功能、以及富有效率的执行速度等特性感到印象深刻。CeltIC是我们深次微米设计流程中一个整合起来的组件模块。」

为确保在0.13微米及以下等级能够较快速地量产，在设计时间－而非在送出设计光罩之后－便应进行信号完整性的分析。设计师们已经在数个台积电的设计案中，使用CeltIC来检查并修复串扰噪声错误。

「我们很高兴能够藉由台积电对CeltIC应用在其最新的设计参考流程中的这项选择来建立我们之间一个长远的关系，」Cadence IC营销副总Charlie Huang如此表示。台积电与Cadence认知到串扰噪声是一个关键性的设计问题，必须在整个设计流程中予以考虑。

CeltIC是一个应用在数字CMOS IC上、先进的串扰噪声分析工具，它可以计算串扰噪声对功能与时序延迟上的影响。它藉由分析并扩散传达噪声脉冲来验证电路的噪声免疫性以及确保电路的功能有效。它同时也能以SDF格式输出噪声所引出的时序延迟变化，以回授至静态时序分析。除此之外，它亦可以修复串扰噪声问题以及产生ECO给布局与绕线。CeltIC用ECHO模型处理数百万闸级平坦或阶层层级的SoC设计。CeltIC密合无痕地整合在Cadence Encounter与Cadence Silicon Ensemble-PKS（SE-PKS）中，它同时亦可独立地于第三方的布局与绕线、寄生参数（parasitic）抽取、与静态时序分析等工具中使用。CeltIC支持标准的组件库与接口格式。