益华计算机（Cadence）于元月中旬宣布Crest Microsystems公司使用Cadence的SP＆R芯片设计工具，在该公司为网络应用设计的一颗全新ASIC芯片上，快速地达到时序收敛（Timing Closure）的成果。Crest的工程师成功地以Cadence的Physically Knowledgeable Synthesis, PKS）实体认知合成与Silicon Ensemble PKS（SE－PKS）优化布局与绕线（Place and route）工具制作并交付一个boo pins（脚位）与30万逻辑闸的芯片光罩（Tapeout）给其晶团代工厂生产。

益华计算机表示，Crest的管理阶层对Cadence SP&R的超强运算能力与无懈可击的精确度，给予非常高的评价。该公司的设计团队也推崇SP&R在对设计0.25微米及更小制程的ASIC芯片过程中，所提供的全面性时序收敛控制与达成效果。Crest在计此一新芯片时，曾面临许多如高脚数大电流核心输出入接口以及极其复杂的频率需求等困难挑战。然而在PKS工具的协助下，却将预绕线与后绕线的时序误差控制在3%之内，创造出难以想象的优异结果。

益华计算机又进一步表示，针对这颗特定的高速ASIC，Crest把结合扫瞄（DFT）的闸电路列表（Netlist）交予PKS作布局，整体绕线，优化确认，渐增式时序调整，时序设限与修正等实体设计步骤。Cadence的SE-PKS与PKS最后在这颗30万闸数的ASIC芯片上，完成由五个时钟（Clock）位域中的最高阶限制条件所驱动的超过133MHz高速效能。这样的结果主要归功于SE-PKS能自动判断须紧跟I/O框架的Boundry Scan胞元应置于何处，再加上PKS与SE-PKS一致的时序引擎，消除返复重新的设计浪费的时间，因此夬能有效加快复杂电路的实体设计流程，进而达到最高的质量结果。Crest Microsystems为OEM系统制造商和芯片生产公司研发，供应高阶的ASIC产品解决方案。该公司拥有一流的技术实力与人才，开发高集成度的系统单芯片（SOC）集成电路，包括微处理器核心，内存与各种IP功能方块。