西门子数位化工业软体，日前在台积电 2021开放创新平台 (OIP) 生态系统论坛中宣布，与台积电合作带来一系列的新产品认证，双方在云端支援 IC 设计，以及台积电的全系列 3D 矽晶堆叠与先进封装技术（3Dfabric）方面，已经达成关键的里程碑。

西门子表示，有多项 EDA 产品最近通过了台积电的 N3 与 N4 制程认证，包括 Calibre nmPlatform——西门子领先的 IC Sign-off 实体验证解决方案；以及 Analog FastSPICE 平台—可针对奈米级类比、无线射频 (RF)、混合式讯号、记忆体与客制化数位电路，提供最先进的电路验证功能。此外，西门子也与台积电密切合作，推动西门子Aprisa 布局与绕线解决方案获得先进制程认证，以协助双方的共同客户在晶圆代工厂的最先进制程上，顺利且快速地取得矽晶设计的成功。

西门子数位化工业软体 IC EDA 执行副总裁Joe Sawicki表示：「台积电持续开发创新的矽制程，支援双方共同客户创造全球最先进的 IC 产品。西门子很荣幸能与台积电长期合作，持续提供推动改变的技术，支援我们共同客户更快将创新 IC 推进市场。」

西门子对台积电最新制程的支援承诺更延伸至台积电3DFabric 技术。目前，西门子已成功满足台积电3DFabric 设计流程的设计要求。在鉴定流程中，西门子改进了其 Xpedition Package Designer (xPD) 工具，以支援使用自动化避免与矫正功能处理整合式扇出型晶圆级封装 (InFO) 设计规则。此外，Calibre 3DSTACK、DRC和LVS也获得了台积电最新的3Dfabric科技（包括InFO、CoWoS 和TSMC-SoIC ） 的支持与认证。对客户而言，这些支援3DFabric 的解决方案可助其缩短设计与 Signoff 周期，并减少手动介入相关的错误。

同时，西门子也与台积电合作，针对台积电的3D 矽晶堆叠架构开发「可测试性设计」(DFT) 流程。西门子的 Tessent软体可提供采用阶层架构式 DFT、SSN (Streaming Scan Network)、改善的 TAP（测试存取埠）与 IEEE 1687 IJTAG（内部联合测试工作群组）网路技术的先进 DFT 解决方案，这些技术都符合 IEEE 1838 标准。 Tessent 解决方案具备扩充性、灵活性与易用性，可协助客户最佳化 IC 测试技术相关的资源。

台积电设计基础架构管理部副总裁 Suk Lee 表示：「西门子在支援我们最先进的技术方面，提供了众多功能与解决方案，这些行动不断提升西门子对于台积电 OIP 生态系统的价值。我们期盼与西门子加强合作，透过结合其先进的电子设计自动化技术与台积电最新制程与 3DFabric 技术，协助双方共同客户加速矽晶产品的创新。」

西门子与台积电近期亦携手协助一家全球领先的 IC 设计公司使用Calibre 工具在领先的云端运算环境中大幅提升效能及扩充能力。 Calibre 针对云端环境将最新设定、deck 与引擎等多项技术进行最佳化，协助共同客户缩短晶片制造时间并加快上市速度。