益華電腦（Cadence）的數位與客製/類比工具軟體已通過TSMC台積公司最新10奈米FinFET製程技術的設計參考手冊（Design Rule Manual, DRM）與SPICE模型認證。

Cadence客製/類比和數位設計實現與signoff工具已獲台積電高效能參考設計認證，能夠為客戶提供在10nm FinFET製程上最快速的設計收斂。這些工具軟體包括：

‧ Encounter數位設計實現系統與Innovus設計實現系統：Encounter 數位設計實現系統已獲得16nm FinFET Plus (16FF+) V1.0認證並通過最新DRM與SPICE模型的10nm認證。Encounter數位設計實現系統提供16nm與10nm製程的關鍵技術，並支援平面規劃、佈局與繞線，具備完善整合的顏色/腳位存取/變異性感知的時序收斂、時脈樹與功耗最佳化。Cadence與台積公司也合作進行Cadence最新發表的Innovus設計實現系統認證，預計於今年四月底完成16FF+ V1.0認證，進一步於六月底完成10nm認證。

‧ Tempus時序Signoff解決方案：此具色彩意識的時序signoff與訊號完整性分析方案支援10nm設計所要求的波形傳遞（waveform propagation）、米勒效應（Miller Effect）、超低功耗、多重曝光與FinFET技術有關的變異性。：

‧ Voltus IC電源完整性解決方案：這是以Cell為基礎、全晶片電源signoff工具軟體，支援包括依據電源網格與電遷移(electromigration，EM)規則的色彩意識佈局曝光技術等10nm設計需求。Cadence signoff解決方案搭配其他產品，可因應10nm製程中設計分析與最佳化的精確需求，包括電壓降幅(IR-drop)與電遷移(EM)、IC晶片與封裝協同分析。

‧ Voltus-Fi客製電源完整性解決方案：此具SPICE準確度（SPICE-accurate）、電晶體級電源signoff工具，可用於類比、記憶體與客製數位IP模塊，支援包括裝置等級10nm EM/IR drop設計需求，諸如「晶片寬度（silicon-width）」EM規則。

‧ Quantus QRC寄生參數擷取解決方案：此高整合性的工具軟體提供高度精準解決方案，當設計實現與signoff時可支援cell-level與transistor-level擷取；以準3D（quasi-3D） FEOL/MEOL模擬、支援多重曝光、多重著色及利用Quantus Field Solver的精準3D模擬，提供領先同級的精準度。

‧ Virtuoso客製IC先進製程平台：這個業界頂尖的客製設計平台為10nm製程需求提供完整的支援，包括多重曝光、基於10nm製程光罩分色的OpenAccess（OA）設計條件設定、考量密度梯度效應的陣列元件佈局與繞線功能、可讓電路設計者在電路圖中指定光罩顏色、在佈局端提供圖型阻斷金屬連線功能、搭配運用Cadence 實體驗證系統（Physical Verification System, PVS）DRC軟體拆解佈局圖分出光罩顏色並回貼原始佈局圖、以及可支援10nm設計的電子意識設計（Electrically Aware Design, EAD）功能。

‧ Spectre模擬平台：Spectre Circuit Simulator、Spectre Accelerated Parallel Simulator（APS）與Spectre eXtensive Partitioning Simulator（XPS）提供支援10nm裝置模型快速且精準的電路模擬。

‧ 實體驗證系統：此全晶片實體驗證系統（PVS）提供多重曝光分解（decomposition）與晶片完成（chip-finishing）解決方案，與Virtuoso客製IC平台和其他Cadence工具軟體整合，可大幅減少重複設計並達成更快速的設計收斂。

‧ Litho Electrical Analyzer：此分析程式整合台積公司10nm佈局依賴效應（Layout Dependent Effects, LDE）引擎提供10nm 台積公司認證Virtuoso-LDE流程，讓客製類比設計人員能夠在設計流程中更早期整合LDE，並加速類比設計聚合。

此外，台積公司的10nm認證單元庫也是運用Cadence Virtuoso Liberate特性分析解決方案與Spectre電路模擬器所建立的。

台積公司設計基礎架構行銷事業部資深協理Suk Lee表示：「我們與Cadence密切地合作認證流程，使彼此的客戶都能夠享受先進FinFET製程技術在效能與功耗方面的改善。Cadence客製/類比、數位設計實現和signoff工具，已為客戶的10nm FinFET設計在減少重複設計並提高可預測性方面做好準備。」

Cadence資深副總裁兼EDA策略長徐季平博士表示：「客戶能夠開始運用10nm FinFET解決方案，克服設計複雜性且更快速上市，而且我們已經在早期採用的客戶身上看到成功的例子。台積公司與Cadence的長期合作為矽晶技術帶來持續進步，而且我們計劃與客戶合作，在最新製程技術的基礎上不斷地創新。」