美商赛灵思（Xilinx）推出可加速系统验证的Vivado设计套件2015.1版，具备多项可加快All Programmable FPGA和SoC开发与部署的主要先进功能。 新版本的Vivado设计套件包含Vivado 实验室版本（Vivado Lab Edition）、加速的Vivado仿真器和第三方仿真流程、交互式跨频率（CDC）分析，以及采用赛灵思软件开发工具包（SDK）进行的先进系统效能分析。

全新版本设计套件内含Vivado实验室版本、加速的仿真流程、交互式跨频率分析及先进的软件开发工具包系统效能分析。

全新Vivado实验室版本

Vivado实验室版本是Vivado设计套件的免费、简单编程和除错版本，包含有Vivado组件编程器、Vivado逻辑和序列I/O分析器，以及内存除错工具。 此版本的目的是针对不需要全功能Vivado设计套件的实验室环境用途，提供一个比全功能设计套件小75%的简易版，并能大幅减少在实验室内的设定时间和系统记忆需求。 对于需要远程除错或透过以太网络编程的设计团队，Vivado设计套件2015.1版亦提供一个独立式硬件服务器，其大小不到完整版Vivado设计套件提供的1%。

Vivado仿真器和第三方仿真流程

Vivado设计套件2015.1版具备各种仿真流程的先进功能，这些仿真流程可将LogiCORE IP的编绎时间缩短两倍以上，让整体仿真效能因此可比之前版本的设计套件快20%。 新版本的Vivado设计套件也完全整合了由赛灵思联盟计划成员Aldec、Cadence Design Systems、Mentor Graphics和Synopsys提供的仿真流程。

Aldec公司执行长Stanley Hyduke博士表示：「采用赛灵思Vivado工具指令语言（Tcl）库架构，Aldec现在可透过Vivado设计套件可完全整合Riviera-PRO和Active-HDL。 这项独特的整合功能可让我们为客户打造极为简易使用的设计工具。 」

交互式跨频率（CDC）分析

赛灵思也提供了交互式跨频率分析功能以扩充其先进的验证流程，可让系统设计人员在设计过程中尽早为跨频率问题进行除错作业以提升作业效率，进而缩短昂贵的系统内除错周期。 跨频率分析功能与Vivado设计套件的交互式时序分析和交错式测试结合使用后，更可提供效能强大的时序分析和除错功能，并加快产品上市时程。

赛灵思SDK加入先进的系统内效能分析与验证功能

为了加速开发Zynq-7000 All Programmable SoC组件，赛灵思已针对各种裸机和Linux应用扩充其系统效能和分析工具套件功能。 赛灵思SDK现在也可让嵌入式软件开发人员为他们的SoC设计分析效能与带宽，包括处理器子系统的主要效能数据，以及处理器子系统、可编程逻辑和外部内存之带宽分析。 Zynq-7000 All Programmable SoC ZC702和ZC706评估板也配备了各种采用AXI流量产生器的系统模型设计。

Vivado设计套件2015.1版本已可支持赛灵思7系列FPGA、SoC和 UltraScale组件。 （编辑部陈复霞整理）