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封装与晶粒介面技术双管齐下 小晶片发展加速 (2021.05.03)
未来晶片市场逐渐开始拥抱小晶片的设计思维，透过广纳目前供应链成熟且灵活的先进制程技术，刺激多方厂商展开更多合作，进一步加速从设计、制造、测试到上市的流程 |
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3D封装成显学 台积电与英特尔各领风骚 (2019.07.04)
除了提升运算效能，如何在有限的晶片体积内，实现更多的功能，是目前晶片制造商极欲突破的瓶颈。如今，这个挑战已有了答案，由台积电与英特尔所主导的3D封装技术即将量产，为异质整合带来新的进展 |
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锁定物联网应用 格罗方德推22FDX低功耗平台 (2016.11.02)
物联网（IoT）商机无限。针对物联网低功耗晶片需求，国外晶圆代工大厂GlobalFoundries（格罗方德）推出了22FDX平台，其性能表现与FinFET（鳍式场效电晶体）类似，成本与28nm（奈米）接近，且拥有超低耗电，以及超低漏电等优点 |
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Mentor Graphics获得TSMC 10nm FinFET 制程技术认证 (2015.09.21)
Mentor Graphics（明导）公司宣布，Calibre nmPlatform已通过TSMC 10nm FinFET V0.9制程认证。此外，Mentor Analog FastSPICE电路验证平台已完成了电路级和元件级认证，Olympus-SoC数位设计平台正在进行提升，以帮助设计工程师利用TSMC 10nm FinFET技术更有效地验证和优化其设计 |
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台积电认证Mentor Graphics软件可应用于其10nm FinFET技术早期设计开发 (2015.04.20)
Mentor Graphics（明导）宣布：台积电（TSMC）和Mentor Graphics已经达到在 10nm EDA认证合作的第一个里程碑。 Calibre实体验证和可制造性设计（DFM）平台以及 Analog FastSPICE（AFS）电路验证平台（包括AFS Mega）已由台积电依据最新版本的10nm设计规则和 SPICE模型认证 |
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Cadence数字与客制/模拟工具通过台积电10nm FinFET制程认证 (2015.04.13)
益华计算机（Cadence）的数字与客制/模拟工具软件已通过TSMC台积公司最新10奈米FinFET制程技术的设计参考手册（Design Rule Manual, DRM）与SPICE模型认证。
Cadence客制/模拟和数字设计实现与signoff工具已获台积电高效能参考设计认证，能够为客户提供在10nm FinFET制程上最快速的设计收敛 |
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Cadence新款Innovus设计实现系统具有周转高时效 (2015.03.12)
益华计算机（Cadence）发表Cadence Innovus设计实现系统，这是新一代的实体设计实现解决方案，让系统芯片（system-on-chip；SoC）开发人员能够提供具备功耗、效能与面积（PPA）的设计，同时加速上市前置时间 |
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Cadence数字与客制／模拟工具通过台积公司16FF+制程认证 (2014.10.07)
益华计算机（Cadence）宣布其数字和客制／模拟分析工具已通过台积公司（TSMC）的16FF+（FinFET Plus）制程的V0.9设计参考手册（Design Rule Manual；DRM）与SPICE认证，相较于原16nm FinFET制程，让系统和半导体厂商能够运用此新制程在相同功耗下提升15%的速度，或在同等速度下省电30% |
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CIC：协助缩短产学技术落差 (2013.12.09)
提供EDA软件、制程下线、教育训练，
以及价值创造平台四项服务，
让学界透过芯片中心进一步缩短产学之间的技术落差。 |
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Cadence：与合作伙伴之间的「信任度」得来不易 (2013.06.19)
没有任何公司可以独自实现16/14nm FinFET设计，
必须仰赖协作式的生态系统，由EDA商、IP商、晶圆厂商，
一起迎向FinFET设计与制造挑战。 |
