CTIMES - EDA

Mentor Graphics加強Calibre RET (2003.03.06)
明導國際 (Mentor Graphics) 日前宣佈，該公司已大幅加強CalibreO系列的解析度強化技術(RET)工具，確保Calibre解析度強化技術的建模精準度 (modeling accuracy) 有效滿足未來三個技術節點需求

ATI選擇Mentor整合式驗證工具 (2003.03.05)
明導國際(Mentor Graphics)日前指出，該公司已和ATI達成為期多年的協議，ATI將利用Mentor整合式套裝工具來驗證他們的高效能繪圖卡和數位媒體晶片。ATI將使用Mentor Graphics VStation 15M和30M模擬系統、CalibreR DRC、LVS和RV實體驗證產品、以及FastScan、DFTAdvisor和BSDArchitect可測試設計工具

Mentor Graphics Calibre DRC 支援聯電90奈米製程 (2003.03.05)
明導國際 (Mentor Graphics) 於2月19日宣佈，聯電已開始提供能夠完整支援90奈米製程的CalibreR DRC (設計規則檢查) 規則檔案，它們可充份發揮Calibre最先進功能；自從1998年開始，Calibre就是聯電的實體驗證標準

EDA數據庫的開放新時代 (2003.03.05)
Cadence已率先推動開放性設計數據庫的計畫，將其OpenAccess資料庫開放，Synopsys則在考量與Avant!合併後的實力更勝Cadence，而「開放」有助於打開更大的市場後，日前也明確訂定了「開放」的方針

Cadence『FIRST ENCOUNTER』獲TI採用 (2003.02.26)
益華電腦(Cadence)26日指出，德州儀器(TI)已經決定讓其ASIC團隊，全面使用CadenceR First EncounterR實體原型及配置系統。TI會將First Encounter整合在其特殊應用積體電路設計的流程中，以作為設計複雜、要求高效能的積體電路分割和時間分配解決方案

Mentor Graphics推出0.18微米混合信號設計套件 (2003.02.07)
明導國際(Mentor Graphics)於1月20日宣佈推出最新設計套件，支援聯電0.18微米類比與混合信號製程技術。利用這些已通過認證的開放原始碼（open-source）設計套件，IC設計公司可迅速建立他們的設計環境，並把焦點立刻集中於使用聯電先進技術來完成混合信號設計與驗證

Cadence併購Celestry (2003.01.24)
益華電腦(Cadence)24日宣布併購Celestry設計技術公司，將可提供客戶各項矽晶圓模型工具，及擴展全晶片電路模擬技術。Cadence IC解決方案事業部執行副總及總經理Lavi Lev表示，『此項併購案可以顯示我們要提供客戶最專業之技術的決心，並且進一步強化我們與晶圓製造廠商原本就已經很密切的合作關係

Synopsys購併Numerical (2003.01.21)
美商新思科技(Synopsys)日前表示，該公司已與次波長感光印刷技術供應商Numerical公司簽訂最終合約，Synopsys將以每股七美元併購Numerical公司全部發行的普通股。該項併購將使電子設計自動化(EDA)以及感光印刷電路解決方案的兩間大廠合而為一，有助於降低設計積體電路的成本與風險

科雅(Goya)採用Mentor可測試設計工具 (2002.12.23)
Mentor Graphics於12月18日宣佈，科雅科技（Goyatek Technology）已採用它的可測試設計（DFT）工具，做為科雅可測試設計服務流程標準。Mentor的MBISTArchitect記憶體內建自我測試工具和BSD Architect邊界掃描自動化工具都是技術領先產品，可協助科雅持續加強他們的可測試設計能力，這也是科雅選擇它們的主要原因

平台式設計工具之現況與挑戰 (2002.12.05)
隨著IC設計朝向SoC的趨勢發展，Platform-based Design（平台式設計；PBD）的進階設計方法也成為被熱烈討論的話題；藉著平台提供之整合系統環境及架構，可大幅降低IP整合的困難度，加速產品上市時程

高度整合之進階IC設計工具 (2002.12.05)
本文旨在介紹基於市場對於IC高性能、低成本、以及越來越短的上市時成之需求，而產生的系統層級設計（System-level Design）概念，以及根據此概念架構出來的設計環境，將如何協助設計者降低開發時可能面臨的風險，並提高IP的重複使用率，並輔以實際的案例加以說明

可重複使用的系統單晶片平台式設計 (2002.12.05)
為了提高系統單晶片（SoC）的生產效能，許多研發團隊都企圖尋求適合系統單晶片平台式設計的解決方案；因為這些有著不同應用目的的平台式參考設計，會比傳統的系統單晶片設計具有更大的優勢

挑戰百萬閘級晶片驗證平台工具介紹 (2002.12.05)
對於設計愈趨複雜的IC產品來說，若已設計完成的晶片出現無法運作的狀況，將可能造成設計公司與工程師在時間、金錢與信譽上的重大損失；為避免以上情況，系統驗證工作可說是IC設計過程中非常重要的一環

富士通採Cadence奈米分析技術 (2002.12.04)
益華電腦公司(Cadence)日前獲富士通採用其VoltageStorm及SignalStorm作為富士通特殊高階應用程式用積體電路(ASIC)的標準電源驗證及奈米延遲時間計算的解決方案。富士通相信在採用Cadence所開發之技術之後

Cadence與Artisan攜手 (2002.12.02)
電子設計產品及服務供應商益華電腦公司(Cadence)與半導體矽智財供應商Artisan公司日前共同發表了一項為期五年的合作協議，兩間公司將合作開發高度整合系統，包括IP元件庫、設計技術以及半導體製程資料，以控制奈米設計所面臨的風險

Mentor Graphics與創惟技術合作 (2002.11.29)
Mentor Graphics於11月25日宣佈與創惟科技（Genesys Logic）技術合作，為USB 2.0相容應用提供一套整合式實體層和控制器解決方案。這項合作將為Mentor客戶帶來一套通過實際成品驗證（silicon proven）的解決方案，包括裝置至主機的高速連線、裝置與裝置通訊的On-The-Go（OTG）支援和完全整合的實體層功能

MEZOE 與新思合作藍芽技術 (2002.11.26)
Mezoe宣佈已經與積體電路設計的廠商-新思科技共同合作，加入DesignWare(R) Star的智財計劃，提供一套完整的藍芽硬體與軟體解決方案。Mezoe提供軟體發展環境與原始碼予其經過認證的BlueStack(R)通訊軟體協定的頂層結構

Mentor/夏普共同開發硬體編譯技術 (2002.11.08)
根據外電消息，EDA工具供應商Mentor（明導）將與日本夏普（Sharp）合作，共同開發夏普使用之Bach硬體編譯技術，計畫研發出新的設計最佳化和分析工具，Mentor方面表示，將硬體編譯、系統整合、協同驗証結合在一起，預計2003年用於嵌入式系統和SoC設計

新思Hercules為TSMC採用 (2002.10.22)
新思科技(SNPS)日前宣佈旗下為業界所信賴的實體驗證解決方案─Hercules，現在針對台積電的Nexsys(R)九十奈米製程技術，提供設計規則檢驗(DRC)之標準檔案。經由新思科技實體驗證專家們的共同努力，台積電設計服務工程師們已經為設計規則檢驗(DRC)與佈局對照邏輯圖(LVS)檢驗發展出Hercules的標準檔案

Mentor Graphics提供多語言模擬支援 (2002.10.22)
電路板設計軟體市場廠商－Mentor Graphics，於日前推出ICX 3.0信號完整性解決方案，可在單一模擬環境同時支援SPICE、IBIS和VHDL-AMS語言，是業界第一套具備此項能力的電路板信號完整性工具