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以設計師為中心的除錯解決方案可縮短驗證時間 (2022.07.28)
「設計錯誤」常被認為是造成 ASIC 和 FPGA 重新設計的主要原因之一。而在這些錯誤當中，有許多類型都可以很容易由「以設計師為中心」的解決方案所捕捉，修正或除錯，進而縮短驗證時間 |
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自動化跨時域驗證方案（下） (2006.06.02)
就功能驗證的角度而言，跨時域（CDC）的問題令人困擾，隨著今日系統設計的複雜化，時脈的數目也跟著增加，因此如何完整的驗證CDC的問題就顯得格外重要。本文針對亞穩態的因果關係將提出一個實際並經驗證的案例來說明，如何利用CDC解決方案、以工程方法學的方式整合先進的驗證引擎，以確保CDC的問題在設計階段已妥善處理 |
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自動化跨時域驗證方案（下） (2006.05.02)
就功能驗證的角度而言，跨時域（CDC）的問題令人困擾，隨著今日系統設計的複雜化，時脈的數目也跟著增加，因此如何完整的驗證CDC的問題就顯得格外重要。本文針對亞穩態的因果關係將提出一個實際並經驗證的案例來說明，如何利用CDC解決方案、以工程方法學的方式整合先進的驗證引擎，以確保CDC的問題在設計階段已妥善處理 |
