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Mentor Graphics加强Calibre RET (2003.03.06)
明导国际(Mentor Graphics) 日前宣布，该公司已大幅加强CalibreO系列的解析度强化技术(RET)工具，确保Calibre解析度强化技术的建模精准度(modeling accuracy) 有效满足未来三个技术节点需求 |
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ATI选择Mentor整合式验证工具 (2003.03.05)
明导国际(Mentor Graphics)日前指出，该公司已和ATI达成为期多年的协议，ATI将利用Mentor整合式套装工具来验证他们的高效能绘图卡和数位媒体晶片。 ATI将使用Mentor Graphics VStation 15M和30M模拟系统、CalibreR DRC、LVS和RV实体验证产品、以及FastScan、DFTAdvisor和BSDArchitect可测试设计工具 |
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Mentor Graphics Calibre DRC 支援联电90奈米制程 (2003.03.05)
明导国际(Mentor Graphics) 于2月19日宣布，联电已开始提供能够完整支援90奈米制程的CalibreR DRC (设计规则检查) 规则档案，它们可充份发挥Calibre最先进功能；自从1998年开始，Calibre就是联电的实体验证标准 |
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EDA数据库的开放新时代 (2003.03.05)
Cadence已率先推动开放性设计数据库的计画，将其OpenAccess资料库开放，Synopsys则在考量与Avant!合并后的实力更胜Cadence，而「开放」有助于打开更大的市场后，日前也明确订定了「开放」的方针 |
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Cadence『FIRST ENCOUNTER』获TI采用 (2003.02.26)
益华电脑(Cadence)26日指出，德州仪器(TI)已经决定让其ASIC团队，全面使用CadenceR First EncounterR实体原型及配置系统。 TI会将First Encounter整合在其特殊应用积体电路设计的流程中，以作为设计复杂、要求高效能的积体电路分割和时间分配解决方案 |
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Mentor Graphics推出0.18微米混合信号设计套件 (2003.02.07)
明导国际(Mentor Graphics)于1月20日宣布推出最新设计套件，支援联电0.18微米类比与混合信号制程技术。利用这些已通过认证的开放原始码（open-source）设计套件，IC设计公司可迅速建立他们的设计环境，并把焦点立刻集中于使用联电先进技术来完成混合信号设计与验证 |
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Cadence并购Celestry (2003.01.24)
益华电脑(Cadence)24日宣布并购Celestry设计技术公司，将可提供客户各项矽晶圆模型工具，及扩展全晶片电路模拟技术。 Cadence IC解决方案事业部执行副总及总经理Lavi Lev表示，『此项并购案可以显示我们要提供客户最专业之技术的决心，并且进一步强化我们与晶圆制造厂商原本就已经很密切的合作关系 |
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Synopsys购并Numerical (2003.01.21)
美商新思科技(Synopsys)日前表示，该公司已与次波长感光印刷技术供应商Numerical公司签订最终合约，Synopsys将以每股七美元并购Numerical公司全部发行的普通股。该项并购将使电子设计自动化(EDA)以及感光印刷电路解决方案的两间大厂合而为一，有助于降低设计积体电路的成本与风险 |
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科雅(Goya)采用Mentor可测试设计工具 (2002.12.23)
Mentor Graphics于12月18日宣布，科雅科技（Goyatek Technology）已采用它的可测试设计（DFT）工具，做为科雅可测试设计服务流程标准。 Mentor的MBISTArchitect记忆体内建自我测试工具和BSD Architect边界扫描自动化工具都是技术领先产品，可协助科雅持续加强他们的可测试设计能力，这也是科雅选择它们的主要原因 |
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平台式设计工具之现况与挑战 (2002.12.05)
随着IC设计朝向SoC的趋势发展，Platform-based Design（平台式设计；PBD）的进阶设计方法也成为被热烈讨论的话题；借着平台提供之整合系统环境及架构，可大幅降低IP整合的困难度，加速产品上市时程 |
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高度整合之进阶IC设计工具 (2002.12.05)
本文旨在介绍基于市场对于IC高性能、低成本、以及越来越短的上市时成之需求，而产生的系统层级设计（System-level Design）概念，以及根据此概念架构出来的设计环境，将如何协助设计者降低开发时可能面临的风险，并提高IP的重复使用率，并辅以实际的案例加以说明 |
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可重复使用的系统单晶片平台式设计 (2002.12.05)
为了提高系统单晶片（SoC）的生产效能，许多研发团队都企图寻求适合系统单晶片平台式设计的解决方案；因为这些有着不同应用目的的平台式参考设计，会比传统的系统单晶片设计具有更大的优势 |
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挑战百万闸级芯片验证平台工具介绍 (2002.12.05)
对于设计愈趋复杂的IC产品来说，若已设计完成的芯片出现无法运作的状况，将可能造成设计公司与工程师在时间、金钱与信誉上的重大损失；为避免以上情况，系统验证工作可说是IC设计过程中非常重要的一环 |
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富士通采Cadence奈米分析技术 (2002.12.04)
益华电脑公司(Cadence)日前获富士通采用其VoltageStorm及SignalStorm作为富士通特殊高阶应用程式用积体电路(ASIC)的标准电源验证及奈米延迟时间计算的解决方案。富士通相信在采用Cadence所开发之技术之后 |
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Cadence与Artisan携手 (2002.12.02)
电子设计产品及服务供应商益华电脑公司(Cadence)与半导体矽智财供应商Artisan公司日前共同发表了一项为期五年的合作协议，两间公司将合作开发高度整合系统，包括IP元件库、设计技术以及半导体制程资料，以控制奈米设计所面临的风险 |
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Mentor Graphics与创惟技术合作 (2002.11.29)
Mentor Graphics于11月25日宣布与创惟科技（Genesys Logic）技术合作，为USB 2.0相容应用提供一套整合式实体层和控制器解决方案。这项合作将为Mentor客户带来一套通过实际成品验证（silicon proven）的解决方案，包括装置至主机的高速连线、装置与装置通讯的On-The-Go（OTG）支援和完全整合的实体层功能 |
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MEZOE 与新思合作蓝芽技术 (2002.11.26)
Mezoe宣布已经与积体电路设计的厂商-新思科技共同合作，加入DesignWare(R) Star的智财计划，提供一套完整的蓝芽硬体与软体解决方案。 Mezoe提供软体发展环境与原始码予其经过认证的BlueStack(R)通讯软体协定的顶层结构 |
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Mentor/夏普共同开发硬体编译技术 (2002.11.08)
根据外电消息，EDA工具供应商Mentor（明导）将与日本夏普（Sharp）合作，共同开发夏普使用之Bach硬体编译技术，计画研发出新的设计最佳化和分析工具，Mentor方面表示，将硬体编译、系统整合、协同验证结合在一起，预计2003年用于嵌入式系统和SoC设计 |
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新思Hercules为TSMC采用 (2002.10.22)
新思科技(SNPS)日前宣布旗下为业界所信赖的实体验证解决方案─Hercules，现在针对台积电的Nexsys(R)九十奈米制程技术，提供设计规则检验(DRC)之标准档案。经由新思科技实体验证专家们的共同努力，台积电设计服务工程师们已经为设计规则检验(DRC)与布局对照逻辑图(LVS)检验发展出Hercules的标准档案 |
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Mentor Graphics提供多语言模拟支援 (2002.10.22)
电路板设计软体市场厂商－Mentor Graphics，于日前推出ICX 3.0信号完整性解决方案，可在单一模拟环境同时支援SPICE、IBIS和VHDL-AMS语言，是业界第一套具备此项能力的电路板信号完整性工具 |
