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聯電與Cadence合作數位設計參考流程 (2004.09.09)
聯華電子與益華電腦(Cadence)共同宣佈，針對以0.13微米及以下製程所設計的系統單晶片，合作推出數位設計參考流程。此設計參考流程所採用的IP元件庫與記憶體，係來自於提供矽驗證IP與ASIC設計服務的智原科技(Faraday Technology Corporation)
Cadence與聯華電子合作推出類比參考流程 (2004.04.28)
聯華電子與Cadence益華電腦共同宣佈，雙方已經針對日趨複雜的混合信號設計，合作推出類比參考流程。Cadence益華電腦Virtuoso平台參考流程已通過聯華電子0.18微米混合信號CMOS製程驗證
聯電與智原攜手 (2003.08.28)
聯華電子與智原科技27日宣佈：智原科技將擴大提供經聯電0.18、0.15及0.13微米矽製程認證通過之智財權（IP）。智原科技積極研發廣泛的智財權套件，以符合多重顧客群的
Mentor Graphics Calibre DRC 支援聯電90奈米製程 (2003.03.05)
明導國際 (Mentor Graphics) 於2月19日宣佈，聯電已開始提供能夠完整支援90奈米製程的CalibreR DRC (設計規則檢查) 規則檔案，它們可充份發揮Calibre最先進功能；自從1998年開始，Calibre就是聯電的實體驗證標準


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