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Xilinx推出Vivado設計套件 2015.1版 加速系統驗證作業 (2015.05.05)
美商賽靈思（Xilinx）推出可加速系統驗證的Vivado設計套件2015.1版，具備多項可加快All Programmable FPGA和SoC開發與部署的主要先進功能。新版本的Vivado設計套件包含Vivado 實驗室版本（Vivado Lab Edition）、加速的Vivado模擬器和第三方模擬流程、互動式跨時脈（CDC）分析，以及採用賽靈思軟體開發套件（SDK）進行的先進系統效能分析 |
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萊迪思半導體的FPGA功能安全性設計流程可加速IEC61508認證 (2015.03.03)
萊迪思半導體推出基於Lattice Diamond設計工具的功能安全性設計流程解決方案。該方案獲得全球安全和品質測試領域獨立機構TUV-Rheinland的認證，讓使用者能夠簡化並加速適用於各類應用的IEC61508安全性認證並加快產品上市時程 |
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鈦思代理之Aldec發表改版的Active-HDL(7.2) (2007.01.29)
提供ASIC及FPGA設計工具以及混合語言模擬的廠商－Aldec，於近日宣佈Active-HDL最新版本- Active-HDL 7.2，已於2006年12月11日正式上市。Active-HDL是一套以Windows為基礎，可支援FPGA/CPLD及ASIC設計輸入及驗證的平台 |
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Altera發表高階Stratix III系列 (2006.11.22)
Altera發表Stratix III FPGA系列，該系列具有在業界高密度高性能可編程邏輯元件中最低的功率消耗。Stratix III FPGA採用了台積電（TSMC）的65nm製程技術，其根本性創新包括硬體架構提升和Quartus II軟體改進，與前一代Stratix II元件相比，這些新特性使功率消耗降低了50%，性能提高了25%，密度是其兩倍 |
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Aldec宣布鈦思科技為台灣獨家代理商 (2005.02.22)
Aldec Inc.宣布正式敲定鈦思科技（TeraSoft Inc.）為該公司所有產品線在台灣的業務服務獨家代理公司。
Aldec一向以提供領先技術的HDL設計驗證工具，以協助使用者增加生產力與產品可信賴度，並將產品上市之時間大幅提前著稱 |
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柏士發表新版Warp軟體 (2000.07.17)
柏士半導體(Cypress Semiconductor)發表該公司新版Warp軟體6.0，柏士表示，Warp R6.0可編程邏輯設計(programmable logic design, PLD)軟體與以往發行的版本相同，Warp R6.0 亦提供99美元的超值版，以及另外兩款擁有更多功能的專業版與企業版 |
