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Xilinx推出Vivado设计套件 2015.1版 加速系统验证作业 (2015.05.05)
美商赛灵思（Xilinx）推出可加速系统验证的Vivado设计套件2015.1版，具备多项可加快All Programmable FPGA和SoC开发与部署的主要先进功能。 新版本的Vivado设计套件包含Vivado 实验室版本（Vivado Lab Edition）、加速的Vivado仿真器和第三方仿真流程、交互式跨频率（CDC）分析，以及采用赛灵思软件开发工具包（SDK）进行的先进系统效能分析 |
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莱迪思半导体的FPGA功能安全性设计流程可加速IEC61508认证 (2015.03.03)
莱迪思半导体推出基于Lattice Diamond设计工具的功能安全性设计流程解决方案。该方案获得全球安全和质量测试领域独立机构TUV-Rheinland的认证，让用户能够简化并加速适用于各类应用的IEC61508安全性认证并加快产品上市时程 |
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钛思代理之Aldec发表改版的Active-HDL(7.2) (2007.01.29)
提供ASIC及FPGA设计工具以及混合语言仿真的厂商－Aldec，于近日宣布Active-HDL最新版本- Active-HDL 7.2，已于2006年12月11日正式上市。Active-HDL是一套以Windows为基础，可支持FPGA/CPLD及ASIC设计输入及验证的平台 |
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Altera发表高阶Stratix III系列 (2006.11.22)
Altera发表Stratix III FPGA系列，该系列具有在业界高密度高性能可编程逻辑组件中最低的功率消耗。Stratix III FPGA采用了台积电（TSMC）的65nm制程技术，其根本性创新包括硬件架构提升和Quartus II软件改进，与前一代Stratix II组件相比，这些新特性使功率消耗降低了50%，性能提高了25%，密度是其两倍 |
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Aldec宣布钛思科技为台湾独家代理商 (2005.02.22)
Aldec Inc.宣布正式敲定钛思科技（TeraSoft Inc.）为该公司所有产品线在台湾的业务服务独家代理公司。
Aldec一向以提供领先技术的HDL设计验证工具，以协助用户增加生产力与产品可信赖度，并将产品上市之时间大幅提前著称 |
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柏士发表新版Warp软件 (2000.07.17)
柏士半导体(Cypress Semiconductor)发表该公司新版Warp软件6.0，柏士表示，Warp R6.0可编程逻辑设计(programmable logic design, PLD)软件与以往发行的版本相同，Warp R6.0 亦提供99美元的超值版，以及另外两款拥有更多功能的专业版与企业版 |
