 |
聯電與Cadence共同開發3D-IC混合鍵合參考流程 (2023.02.01)
聯華電子與益華電腦（Cadence）於今（1）日共同宣布以Cadence Integrity 3D-IC平台為核心的3D-IC參考流程，已通過聯電晶片堆疊技術認證，助力產業加快上市時間。
聯電的混合鍵合解決方案可整合廣泛、跨製程的技術，支援邊緣人工智慧（AI）、影像處理和無線通訊等終端應用的開發 |
|
Cadence看好3D-IC大趨勢 持續朝向系統自動化方案商前進 (2022.12.14)
益華電腦(Cadence Design Systems)，日前在台北舉行了媒體團訪，由Cadence數位與簽核事業群的滕晉慶（Chin-Chi Teng）博士與台灣區總經理Brian Sung親自出席，除了分享Cadence在台灣的業務進展外，也針對未來的方案與市場布局做說明 |
|
Cadence推出全新Certus設計收斂方案 實現十倍快全晶片同步優化簽核 (2022.10.13)
益華電腦(Cadence Design Systems, Inc.) 宣布推出全新的Cadence Certus設計收斂解決方案(Closure Solution)，以應對晶片層級設計在尺寸及複雜性上所面臨日益增長的挑戰。Cadence Certus 設計收斂解決方案的環境可自動作業 |
 |
摩爾定律碰壁 成本為選擇先進封裝製程的關鍵考量 (2022.07.29)
本場東西講座除了深度剖析晶片封裝技術趨勢與對策之外，更與親赴現場的開發業者廣泛交流，共同討論前景與挑戰。 |
|
新思SiliconSmart元件庫獲台積電先進製程認證 (2022.01.17)
新思科技SiliconSmart元件庫特性(library characterization)解決方案已獲得台積公司N5、N4和N3製程技術的認證。作為新思科技融合設計平台一環，該解決方案具備了支援先進節點的單位元件庫特性所需的強化功能，能加速行動/5G、高效能運算、人工智慧 (AI)、汽車、互聯網(IoT)網路以及航太和國防應用的數位實作 |
|
Cadence數位、客製與類比流程 獲台積電3奈米和4奈米製程認證 (2021.11.11)
Cadence Design Systems, Inc.宣布，其數位和客製/類比流程已獲得台積電 N3 和 N4 製程技術的認證，以支持最新的設計規則手冊 (DRM)。Cadence 和台積電雙方持續的合作，為台積電 N3 和 N4 製程提供了相應的製程設計套件 (PDK)，以加速行動、人工智慧和超大規模運算的創新 |
|
Cadence與台積電緊密合作3D-IC發展 加速多晶片創新 (2021.11.08)
Cadence Design Systems, Inc.宣布正與台積電緊密合作加速 3D-IC 多晶片設計創新。作為合作的一部分，Cadence Integrity 3D-IC 平台是業界第一個用於 3D-IC 設計規劃、設計實現和系統分析的完整統一平台，支持台積電 3DFabric 技術，即台積電的 3D 矽堆疊和先進封裝的系列技術 |
|
Cadence發表業界首款小晶片和先進封裝3DIC平台 加速系統創新 (2021.10.13)
Cadence Design Systems今天宣布，正式推出CadenceO Integrity 3D-IC平台，為業界首個全面、高容量的3D-IC平台，將設計規劃、實現和系統分析，整合在單個且統一的管理介面上。此一整合型3D-IC平台，可支援Cadence第三代3D-IC解決方案，通過熱完整性、功率和靜態時序分析能力，提供以系統級PPA表現，使之在單一小晶片(chiplets)中發揮效能 |
|
新思與台積電及微軟合作 在雲端環境提供可擴展時序簽核流程 (2020.06.29)
新思科技(Synopsys)宣佈與台積電(TSMC)和微軟(Microsoft)合作完成用於雲端環境、具備開創性與高度可擴展性的時序簽核流程(timing signoff flow)。這項長達數個月、集合三方合作夥伴的大規模合作案，有效加速新一代系統單晶片(SoCs)的簽核路徑(path) |
|
Mentor增強對TSMC 7 奈米製程初期設計開發 (2016.03.28)
Mentor Graphics公司宣佈，藉由完成TSMC 10奈米FinFET V1.0認證，進一步增強和優化Calibre平台和Analog FastSPICE (AFS) 平台。此外，Calibre 和 Analog FastSPICE 平台已可應用在基於TSMC 7 奈米 FinFET 製程最新設計規則手冊 (DRM) 和 SPICE 模型的初期設計開發和 IP 設計 |
|
Altera發佈Quartus II軟體版本9.0 (2009.02.12)
Altera公司近日發佈Quartus II軟體版本9.0——CPLD、FPGA和HardCopy ASIC開發環境。9.0版全面支援Altera的收發器FPGA和HardCopy ASIC系列產品。這一個最新版Quartus II開發環境進一步增強了功能，幫助客戶以更低的工程投入，更迅速地將Altera解決方案推向市場 |
 |
美商Trimble公司推出Copernicus II GPS接收機 (2008.05.21)
台灣茂綸公司代理之美商Trimble公司宣佈推出Copernicus II GPS接收機－一個接近大拇指的指甲尺寸、使用表面焊著技術(surface-mount)及高接收感度的模組。Copernicus II接收機的特色包含在應用於微弱信號環境下作信號追蹤的重大進展以及以高感度、靜態時序工作模式(Stationary timing mode)運用於時序同步(time synchronization)應用方面 |
|
統計型時序分析 (2007.08.20)
若IC設計不考慮相關性，而只用一些簡單分佈的情況做為設計依據，則許多原可利用的margin將浪費掉。為充分利用此一特性，最近在數位IC的時序領域熱切提出了一種新的時序分析方法--統計型時序分析(Statistical Timing Analysis-SSTA) |
|
Synopsys推出PrimeYield (2006.07.26)
新思科技(Synopsys)宣佈推出PrimeYield，是該公司最新且功能完備的design-yield analysis套裝工具，能夠在設計早期對於製造上的問題進行自動化的矯正。PrimeYield可精確預測design-induced mechanisms對於良率的威脅，而且把automated correction guidance提供給上游的設計執行工具 |
|
支援Fabless DFM設計 台積電推出設計參考7.0版 (2006.07.18)
台積電日前推出設計參考流程7.0版，相較於6.0版本，新版本強化了統計靜態時序分析（Statistical Static Timing Analyzer；SSTA）功能，及新的耗電管理方法與可製程性設計（DFM）功能 |
|
FPGA系統之增量設計 (2005.12.03)
由於複雜的大型FPGA系統中牽涉到各種複雜功能、性能要求，以及數量龐大的系統閘，因此通常都需要更改設計、修正邏輯問題或做進一步的最佳化。與傳統的設計流程相比較，增量設計流程非常適用於對設計中的特定部分進行修改或最佳化，而且不會影響到其他已經達到設計要求的部分 |
|
Actel為Libero 6.3軟體提供安全設計流程 (2005.11.14)
Actel公司宣佈已為Libero整合設計環境(IDE)增加重要的嶄新功能。全新的Libero 6.3軟體可提供一種安全的設計流程—從合成到實施—以便將Actel的CoreMP7(業界第一款軟ARM7系列處理器)整合到Actel的單晶片非揮發性現場可編程閘陣列(FPGA)中 |
|
Actel Libero 6.2版本 擁有嶄新重要功能 (2005.08.17)
Actel宣佈推出最新的Libero整合設計環境(IDE)6.2版本，它整合了同類中最佳的設計工具，擁有設計分析和時序收斂的嶄新重要功能，以使得現場可編程閘陣列(FPGA)設計人員在品質、效率和功能方面獲得最好的效果 |
|
我國IC設計產業與南港IC設計研發中心發展現況（下） (2005.08.05)
我國半導體產業雖然過去已累積不錯的實力與基礎，但由於過去國外廠商委由國內業者生產之產品，大多屬於規格發展成熟的產品，使得我國系統廠商對於製造系統的掌握相當熟悉，但對於系統規格開發卻十分陌生 |
|
更符合先進製程需求的簽核技術 (2005.07.05)
在今日的晶片領域中，70%的晶片都有嵌入式記憶體IP，因此在驗證這些記憶體的可靠度和良率上，具備正確的功率網路簽核（sign-off）是相當重要的。半導體設計供應商新思科技（Synopsys）也針對此發表了使用於功率網路（Power Network）上簽核的新產品PrimeRail，以在新設計和矽晶片之需求上提供技術的創新 |
