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西門子與台積電合作 助客戶實現IC最佳化設計 (2023.10.12)
西門子數位化工業軟體宣佈與台積電深化合作，展開一系列新技術認證與協作，多項西門子 EDA 產品成功獲得台積電的最新製程技術認證。
台積電設計基礎架構管理部門負責人 Dan Kochpatcharin 表示：「台積電與包括西門子在地的設計生態系統夥伴攜手合作 |
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是德、新思與Ansys推出台積電4nm RF FinFET製程參考流程 (2023.10.05)
是德科技、新思科技和宣布，為台積電最先進的4奈米射頻FinFET製程技術TSMC N4P RF，推出全新的參考設計流程。此參考流程基於Synopsys客製化設計系列家族 (Synopsys Custom Design Family)，並整合了Ansys多物理平台，為尋求具有更高預測準確度和生產力的開放式射頻設計環境的客戶，提供完整的射頻設計解決方案 |
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是德攜手新思、安矽思 推出79 GHz毫米波設計參考流程 (2023.05.11)
是德科技（Keysight Technologies Inc.）聯合新思科技（Synopsys）和安矽思科技（Ansys），共同推出適用於16奈米精簡型製程技術（16FFC）的全新79 GHz毫米波射頻設計參考流程，可加速實現可靠的79 GHz收發器積體電路（IC） |
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西門子提供EDA多項解決方案 通過台積電最新製程認證 (2023.05.10)
身為台積電的長期合作夥伴，西門子數位化工業軟體日前在台積電2023 年北美技術研討會上公布一系列最新認證，展現雙方協力合作的關鍵成果，將進一步實現西門子EDA技術針對台積電最新製程的全面支援 |
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5G推升數位服務 持續創新應用並優化體驗 (2022.11.21)
5G正加速部署，優化專用網路，並推動各行各業的數位轉型。除了催生著元宇宙應用，並與自動化及網網相連互通協作，至於6G則是無線通訊的下一個發展重點。 |
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Cadence推出全新台積電N16毫米波參考流程 加速5G射頻設計 (2022.11.18)
益華電腦(Cadence Design Systems, Inc.）宣布，Cadence 射頻積體電路(RFIC)解決方案支持台積電的N16RF設計參考流程和製程設計套件（PDK），助力加速下一代行動、5G和汽車應用。Cadence和台積電之間的持續合作，使共同的客戶能夠使用支持台積電N16RF毫米波半導體技術的Cadence解決方案進行設計 |
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新思聯合安矽思與是德 針對台積電製程加速5G/6G SoC設計 (2022.11.08)
為滿足 5G/6G系統單晶片(SoC)對效能和功耗的嚴格要求，新思科技、安矽思科技與是德科技宣佈推出用於台積公司 16 奈米FinFET精簡型(16FFC) 技術的全新毫米波(mmWave)射頻 (RF)設計流程 |
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Cadence數位與客製/類比流程 獲台積電N4P和N3E製程技術認證 (2022.11.03)
益華電腦(Cadence Design Systems, Inc.)宣布，Cadence數位與客製/類比設計流程，通過台積電N4P與N3E製程認證，支持最新的設計規則手冊(DRM)與FINFLEX技術。Cadenc為台積電N4P和 N3E 製程提供了相應的製程設計套件 (PDK)，以加速先進製程行動、人工智慧和超大規模運算的設計創新 |
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Ansys、新思與是德為台積電16nm開發全新毫米波射頻設計流程 (2022.11.02)
為滿足 5G/6G SoC 嚴格的性能和功耗需求，Ansys 、新思科技（Synopsys）和是德科技（Keysight）宣佈推出針對台積電 16nm FinFET Compact （16FFC）技術的全新毫米波（mmWave）射頻（RF）設計流程 |
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Ansys和台積電合作 針對無線晶片提供多物理場設計方法 (2022.07.04)
Ansys和台積電（TSMC）合作針對台積電N6製程技術，開發台積電N6RF設計參考流程（Design Reference Flow）。參考流程運用Ansys RaptorX、Ansys Exalto、Ansys VeloceRF、和Ansys Totem等Ansys多物理場模擬平台，針對設計射頻晶片提供經過驗證的低風險解決方案 |
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西門子多款IC設計解決方案獲台積電最新技術認證 (2022.06.28)
西門子數位化工業軟體近期在台積電2022技術論壇上宣佈，旗下多款先進工具已獲得台積電最新技術認證。
其中，西門子Aprisa數位實作解決方案獲得台積電業界領先的N5與N4製程認證 |
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是德攜手新思支援台積電N6RF設計參考流程 滿足射頻IC需求 (2022.06.23)
是德科技（Keysight Technologies Inc.）日前宣布其Keysight PathWave RFPro與新思科技（Synopsys）Custom Compiler設計環境整合，可支援台積電（TSMC）最新的N6RF設計參考流程。
對於積體電路（IC）設計人員來說，EDA工具和設計方法至關重要 |
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新思針對台積電N6RF製程 推出最新RF設計流程 (2022.06.23)
因應日益複雜的RFIC設計要求，新思科技(Synopsys)宣佈針對台積公司N6RF製程推出最新的RF設計流程，此乃新思科技與安矽斯科技(Ansys)和是德科技(Keysight)共同開發的最先進RF CMOS技術，可大幅提升效能與功耗效率 |
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新思數位與客製化設計平台獲台積電3奈米製程技術認證 (2021.06.22)
針對台積電最先進3奈米製程技術，新思科技的數位與客製化解決方案已通過台積電最新設計參考流程(design-rule manual，DRM)及製程設計套件(process design kits)的認證。植基於多年來的廣泛合作關係 |
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雲端系統晶片設計時代：台積電的雲端平台 (2018.10.04)
台積電首度在開放創新平台（Open Innovation Platform, OIP）上提供「虛擬設計環境 」（Virtual Design Environment, VDE） ，協助客戶靈活運用雲端運算環境，充分使用台積電的OIP設計基礎建設，安全地在雲端進行晶片設計 |
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Cadence獲得台積公司7nm製程技術認證 (2017.04.06)
Cadence已就採用7nm製程節點的旗艦DDR4 PHY成功下線，並持續為台積公司7nm製程開發完整設計IP組合
益華電腦(Cadence)宣佈與台積公司(TSMC)取得多項合作成果，進一步強化針對行動應用與高效能運算(HPC)平台上7nm FinFET設計創新 |
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Mentor與GLOBALFOUNDRIES合作開發適用於22FDX平臺的設計參考流程 (2015.11.13)
Mentor Graphics（明導）宣布與 GLOBALFOUNDRIES合作，認證Mentor RTL到GDS平臺（包括 RealTime Designer物理RTL合成解決方案和Olympus-SoC佈局佈線系統）能夠完全適用於當前版本的 GLOBALFOUNDRIES 22FDX平臺設計參考流程 |
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Cadence數位與客製／類比工具通過台積公司16FF+製程認證 (2014.10.07)
益華電腦（Cadence）宣佈其數位和客製／類比分析工具已通過台積公司（TSMC）的16FF+（FinFET Plus）製程的V0.9設計參考手冊（Design Rule Manual；DRM）與SPICE認證，相較於原16nm FinFET製程，讓系統和半導體廠商能夠運用此新製程在相同功耗下提升15%的速度，或在同等速度下省電30% |
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台積電推20奈米及3D IC設計參考流程 (2012.10.12)
台積電日前(10/9)宣佈，推出支援20奈米製程與CoWoS（Chip on Wafer on Substrate）技術的設計參考流程，展現了該公司在開放創新平台（Open Innovation Platform, OIP）架構中支援20奈米與CoWoS技術的設計環境已準備就緒 |
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怕登陸？還是怕競爭？ (2009.10.04)
前一陣子，秉持開放原則的馬英九總統，替12吋晶圓廠登陸的議題搓出了一個邊，而隨後經濟部「已在評估中」的表示，更讓這副牌的走勢愈見清晰。但此話一出，引來了正反方的意見交鋒 |
