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西门子与台积电合作协助客户实现最隹化设计 (2023.10.12)
西门子数位化工业软体宣布与台积电深化合作，展开一系列新技术认证与协作，多项西门子 EDA 产品成功获得台积电的最新制程技术认证。
台积电设计基础架构管理部门负责人 Dan Kochpatcharin 表示：「台积电与包括西门子在?的设计生态系统夥伴携手合作 |
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是德、新思与Ansys推出台积电4nm RF FinFET制程叁考流程 (2023.10.05)
是德科技、新思科技和宣布，为台积电最先进的4奈米射频FinFET制程技术TSMC N4P RF，推出全新的叁考设计流程。此叁考流程基於Synopsys客制化设计系列家族 (Synopsys Custom Design Family)，并整合了Ansys多物理平台，为寻求具有更高预测准确度和生产力的开放式射频设计环境的客户，提供完整的射频设计解决方案 |
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是德联合新思与安矽思推出79 GHz毫米波设计叁考流程 (2023.05.11)
是德科技（Keysight Technologies Inc.）联合新思科技（Synopsys）和安矽思科技（Ansys），共同推出适用於16奈米精简型制程技术（16FFC）的全新79 GHz毫米波射频设计叁考流程，可加速实现可靠的79 GHz收发器积体电路（IC） |
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西门子提供EDA多项解决方案 通过台积电最新制程认证 (2023.05.10)
身为台积电的长期合作夥伴，西门子数位化工业软体日前在台积电2023 年北美技术研讨会上公布一系列最新认证，展现双方协力合作的关键成果，将进一步实现西门子EDA技术针对台积电最新制程的全面支援 |
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5G推升数位服务 持续创新应用并优化体验 (2022.11.21)
5G正加速部署，优化专用网路，并推动各行各业的数位转型。除了催生着元宇宙应用，并与自动化及网网相连互通协作，至於6G则是无线通讯的下一个发展重点。 |
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Cadence推出全新台积电N16毫米波叁考流程 加速5G射频设计 (2022.11.18)
益华电脑(Cadence Design Systems, Inc.）宣布，Cadence 射频积体电路(RFIC)解决方案支持台积电的N16RF设计叁考流程和制程设计套件（PDK），助力加速下一代行动、5G和汽车应用。Cadence和台积电之间的持续合作，使共同的客户能够使用支持台积电N16RF毫米波半导体技术的Cadence解决方案进行设计 |
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新思联合安矽思与是德 针对台积电制程加速5G/6G SoC设计 (2022.11.08)
为满足 5G/6G系统单晶片(SoC)对效能和功耗的严格要求，新思科技、安矽思科技与是德科技宣布推出用於台积公司 16 奈米FinFET精简型(16FFC) 技术的全新毫米波(mmWave)射频 (RF)设计流程 |
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Cadence数位与客制/类比流程 获台积电N4P和N3E制程技术认证 (2022.11.03)
益华电脑(Cadence Design Systems, Inc.)宣布，Cadence数位与客制/类比设计流程，通过台积电N4P与N3E制程认证，支持最新的设计规则手册(DRM)与FINFLEX技术。Cadenc为台积电N4P和 N3E 制程提供了相应的制程设计套件 (PDK)，以加速先进制程行动、人工智慧和超大规模运算的设计创新 |
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Ansys、新思与是德为台积电 16FFC制程开发全新毫米波射频设计流程 (2022.11.02)
为满足 5G/6G SoC 严格的性能和功耗需求，Ansys 、新思科技（Synopsys）和是德科技（Keysight）宣布推出针对台积电 16nm FinFET Compact （16FFC）技术的全新毫米波（mmWave）射频（RF）设计流程 |
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Ansys和台积电合作 针对无线晶片提供多物理场设计方法 (2022.07.04)
Ansys和台积电（TSMC）合作针对台积电N6制程技术，开发台积电N6RF设计叁考流程（Design Reference Flow）。叁考流程运用Ansys RaptorX、Ansys Exalto、Ansys VeloceRF、和Ansys Totem等Ansys多物理场模拟平台，针对设计射频晶片提供经过验证的低风险解决方案 |
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西门子多款IC设计解决方案获台积电最新技术认证 (2022.06.28)
西门子数位化工业软体近期在台积电2022技术论坛上宣布，旗下多款先进工具已获得台积电最新技术认证。
其中，西门子Aprisa数位实作解决方案获得台积电业界领先的N5与N4制程认证 |
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是德携手新思支援台积电N6RF设计叁考流程 满足射频IC需求 (2022.06.23)
是德科技（Keysight Technologies Inc.）日前宣布其Keysight PathWave RFPro与新思科技（Synopsys）Custom Compiler设计环境整合，可支援台积电（TSMC）最新的N6RF设计叁考流程。
对於积体电路（IC）设计人员来说，EDA工具和设计方法至关重要 |
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新思针对台积电N6RF制程 推出最新RF设计流程 (2022.06.23)
因应日益复杂的RFIC设计要求，新思科技(Synopsys)宣布针对台积公司N6RF制程推出最新的RF设计流程，此乃新思科技与安矽斯科技(Ansys)和是德科技(Keysight)共同开发的最先进RF CMOS技术，可大幅提升效能与功耗效率 |
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新思数位与客制化设计平台获台积电3奈米制程技术认证 (2021.06.22)
针对台积电最先进3奈米制程技术，新思科技的数位与客制化解决方案已通过台积电最新设计参考流程(design-rule manual，DRM)及制程设计套件(process design kits)的认证。植基于多年来的广泛合作关系 |
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云端系统晶片设计时代：台积电的云端平台 (2018.10.04)
台积电首度在开放创新平台（Open Innovation Platform, OIP）上提供「虚拟设计环境 」（Virtual Design Environment, VDE） ，协助客户灵活运用云端运算环境，充分使用台积电的OIP设计基础建设，安全地在云端进行晶片设计 |
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Cadence获得台积公司7nm制程技术认证 (2017.04.06)
Cadence已就采用7nm制程节点的旗舰DDR4 PHY成功下线，并持续为台积公司7nm制程开发完整设计IP组合
益华电脑(Cadence)宣布与台积公司(TSMC)取得多项合作成果，进一步强化针对行动应用与高效能运算(HPC)平台上7nm FinFET设计创新 |
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Mentor与GLOBALFOUNDRIES合作开发适用于22FDX平台的设计参考流程 (2015.11.13)
Mentor Graphics（明导）宣布与GLOBALFOUNDRIES合作，认证Mentor RTL到GDS平台（包括RealTime Designer物理RTL合成解决方案和Olympus-SoC布局布线系统）能够完全适用于当前版本的GLOBALFOUNDRIES 22FDX平台设计参考流程 |
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Cadence数字与客制／模拟工具通过台积公司16FF+制程认证 (2014.10.07)
益华计算机（Cadence）宣布其数字和客制／模拟分析工具已通过台积公司（TSMC）的16FF+（FinFET Plus）制程的V0.9设计参考手册（Design Rule Manual；DRM）与SPICE认证，相较于原16nm FinFET制程，让系统和半导体厂商能够运用此新制程在相同功耗下提升15%的速度，或在同等速度下省电30% |
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台积电推20奈米及3D IC设计参考流程 (2012.10.12)
台积电日前(10/9)宣布，推出支持20奈米制程与CoWoS（Chip on Wafer on Substrate）技术的设计参考流程，展现了该公司在开放创新平台（Open Innovation Platform, OIP）架构中支持20奈米与CoWoS技术的设计环境已准备就绪 |
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怕登陆？还是怕竞争？ (2009.10.04)
前一阵子，秉持开放原则的马英九总统，替12吋晶圆厂登陆的议题搓出了一个边，而随后经济部「已在评估中」的表示，更让这副牌的走势愈见清晰。但此话一出，引来了正反方的意见交锋 |
