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CTIMES / 西門子Eda
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攀上傳輸頂巔──介紹幾個數位顯示介面標準

當傳輸技術進入數位時代之後,使用者及廠商對於數位顯示的品質要求越來越注重,結合顯示卡硬體的數位顯示介面標準,其發展進度因而更受到矚目。
西門子收購Insight EDA 擴展Calibre可靠性驗證系列 (2023.11.16)
西門子數位化工業軟體完成對 Insight EDA 公司的收購,後者能夠為積體電路(IC)設計團隊,提供突破性的電路可靠性解決方案。 Insight EDA 成立於 2008 年,致力於為客戶提供類比/混合訊號和電晶體級客製化數位設計流程
西門子EDA發佈Tessent RTL Pro 加強可測試性設計能力 (2023.10.19)
西門子數位化工業軟體近日發佈 Tessent RTL Pro 創新軟體解決方案,旨在幫助積體電路(IC)設計團隊簡化並加速下一代設計的關鍵可測試性設計(DFT)工作。 隨著 IC 設計在尺寸和複雜性方面不斷增長,工程師必須在設計早期階段識別並解決可測試性問題
西門子數位化工業軟體發表新方案 實現設計即正確的IC佈局 (2023.08.02)
西門子數位化工業軟體推出創新解決方案 Calibre DesignEnhancer,能幫助積體電路(IC)、自動佈局佈線(P&R)和全客製化設計團隊在 IC 設計和驗證過程中實現「Calibre 設計即正確」設計佈局修改,從而顯著提高生產力、提升設計品質並加快上市速度
西門子與SPIL合作為扇出型晶圓級封裝提供3D驗證工作流程 (2023.06.13)
西門子數位化工業軟體與矽品精密工業(矽品;SPIL)合作,針對 SPIL 扇出系列的先進(IC)封裝技術,開發和實作新的工作流程,以進行 IC 封裝組裝規劃與 3D LVS(layout vs. Schematic)組裝驗證
西門子與聯電合作開發3D IC hybrid-bonding流程 (2022.09.30)
西門子數位化工業軟體近日與聯華電子(UMC)合作,為聯華電子的晶圓對晶圓堆疊(wafer-on-wafer)及晶片對晶圓堆疊(chip-on-wafer)技術提供新的多晶片 3D IC 規劃、組裝驗證,以及寄生參數萃取(PEX)工作流程
以設計師為中心的除錯解決方案可縮短驗證時間 (2022.07.28)
「設計錯誤」常被認為是造成 ASIC 和 FPGA 重新設計的主要原因之一。而在這些錯誤當中,有許多類型都可以很容易由「以設計師為中心」的解決方案所捕捉,修正或除錯,進而縮短驗證時間
[西門子EDAxCTIMES] 應用自動化驗證工具消除線路圖設計錯誤 (2022.03.10)
在這設計日益複雜的PCB板設計中,仰賴人工檢查線路圖設計已不再可行,如何應用工具進行自動化消除線路圖設計的錯誤,是每個追求低成本與及時上市公司所面臨的挑戰

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1 西門子數位化工業軟體發表新方案 實現設計即正確的IC佈局
2 西門子與SPIL合作為扇出型晶圓級封裝提供3D驗證工作流程
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4 西門子收購Insight EDA 擴展Calibre可靠性驗證系列

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