 |
歐盟資助SYNAPTIC專案研發先進的設計合成工具流程 (2013.04.12)
由歐盟第七期科研架構計畫資助的企業學術聯盟宣佈一項三年期專案圓滿結束，並發佈了設計合成工具流程以及相關的親微影（litho-friendly）單元庫和評估工具。
SYNAPTIC研究專案由來自歐洲和巴西的8家產學機構組成 |
|
XMOS可編程晶片以低成本提供彈性及差異化 (2008.04.21)
軟體化的晶片(SDS,Software Defined Silicon)創製者XMOS Semiconductor日前發表其可編程晶片之第一款產品系列－XS1-G。此系列所包含的三項元件，提供1、2或4個該公司XCore事件驅動、多執行緒處理器邏輯單元(tile)之選擇，量購之價格範圍則為$1-10美元間 |
 |
實現FPGA為主的DSP潛能 (2007.11.10)
功能強大的FPGA解決方案藉由設計技術提供未來的希望。DSP特化的FPGA正快速演變成高度要求且多樣化的應用選項。應用和供應商無關的設計資料庫還有DSP合成，是成功且有效率地規劃出以FPGA為主的DSP設計流程之基礎 |
 |
Cadence低耗電解決方案 電源功耗共通格式整合 (2007.01.31)
電子設計創新廠商Cadence益華電腦，發表Cadence低耗電解決方案（Low-Power Solution），是一完善整合的低耗電晶片邏輯設計、驗證與設計實現的流程。Cadence益華電腦低耗電解決方案整合了針對Si2聯盟提出的電源功耗共通格式（Common Power Format，CPF），在早期的設計流程中就能考慮到電源的議題，為IC工程師們提供終端低耗電設計解決方案 |
 |
以實體合成技術克服新一代設計挑戰 (2007.01.31)
最初的FPGAs是由數十個邏輯單元所組成，其功能需求很容易經由繪製電路圖的軟體來表示。然而在摩爾定律的推波助瀾之下，FPGAs也日趨壯大。在90年代初期，FPGAs已成長到由數千個邏輯單元組成，電路圖的繪製也開始變得相當複雜而乏味 |
|
協助消費性IC設計走向可預期的成功 (2006.08.07)
DFM（Design For Manufacturing）市場前景看好的趨勢下，EDA的商機也日益蓬勃，在DFM市場中，消費性IC與上市時程（time-to-market）及單位成本（unit cost）有最直接的相關性。Synopsys為提供EDA工具的廠商，此次推出新一代的IC Compiler，為消費性IC設計提供便利的解決方案 |
 |
益華-Cadence Technology on Tour 2006 (2006.05.09)
隨著電子消費產品成為電子系統及半導體產業的主流產品，新的應用領域和市場需求的快速變化，以及新ㄧ代的半導體工藝和設計方法的進步，設計人員必須不斷嘗試新的電子設計自動化(EDA)工具及解決方案 |
|
Synopsys發表完整SystemVerilog設計及驗證流程 (2006.03.22)
半導體設計軟體解決方案廠商新思科技公司(Synopsys)20日宣佈，其設計及驗證產品的套裝軟體均已支援SystemVerilog語言，領先其他同業的腳步。同時，新思科技也率先推出支援SystemVerilog驗證IP的VCS Verification Library，並在Formality equivalence checker中增添SystemVerilog語法分析器(parser)之功能，說明了Synopsys在支援SystemVerilog的設計及驗證流程已更為完備 |
|
我國IC設計產業與南港IC設計研發中心發展現況（下） (2005.08.05)
我國半導體產業雖然過去已累積不錯的實力與基礎，但由於過去國外廠商委由國內業者生產之產品，大多屬於規格發展成熟的產品，使得我國系統廠商對於製造系統的掌握相當熟悉，但對於系統規格開發卻十分陌生 |
|
0.18微米高階製程已成為兩岸IC設計主流趨勢 (2004.10.11)
市場研究機構Global Sources與Gartner日前共同發表一項名為「設計潮流與EDA工具：中國大陸及台灣」（Design Trends & EDA Tools：China & Taiwan）的年度研究報告，該報告內容顯示，不論在台灣或是中國地區，半導體業者採用0.18微米以下的先進製程生產IC的比例皆日益提升，而工程師使用EDA工具進行設計的情況也逐漸普及 |
|
IC設計工具技術趨勢與探索 (2003.09.05)
隨著IC產業朝向0.13微米以下線寬與千萬閘級以上的SoC趨勢發展，EDA工具的配合對於IC設計業者來說重要性日益顯著；SoC的高複雜性設計必須仰賴EDA供應商提供全新的設計解決方案，以實現類比前後端、混合信號和數位電路的完全整合 |
|
IC實體設計自動化所面臨的挑戰 (2003.06.05)
電子設計自動化（Electronic Design Automation；EDA）為我國「晶片系統國家型科技計畫」中，推動我國成為世界級晶片設計中心的重要議題；本文將針對目前EDA後段實體設計部分在SoC時代所面臨的挑戰，為讀者進行全面而扼要的解析 |
|
錙銖必較－奈米設計建構上的需求 (2003.04.05)
奈米等級的IC設計不但所需技術愈趨複雜化，設計的過程中可能遇到的問題也隨著製程的微小化而增加；本文將分析進行奈米級IC設計時，工程師應掌握的關鍵議題與必須面臨的挑戰，並指出目前的技術可克服的瓶頸與未來趨勢的發展 |
|
Actel為以Flash為基礎的ProASIC Plus FPGA (2003.04.03)
Actel公司宣佈針對以Flash為基礎，具價格優勢的可重複編程ProASIC Plus現場可編程閘陣列(FPGA)元件，推出低成本的入門級開發套件。ProASIC Plus入門級開發套件內容完整，包括APA075 ProASIC Plus元件的硬體實驗電路板、Actel Libero Gold整合型設計軟體、低成本編程器、編程纜線、電源、使用指南和支援文件說明 |
|
Actel強化Libero整合型設計環境 (2003.03.27)
可編程邏輯解決方案供應商Actel公司27日指出，為進一步增強Actel Libero整合型設計環境(IDE)，用於設計和開發其現場可編程閘陣列(FPGA)產品系列。Actel Libero 2.3 IDE分別提升了Synplicity和Actel公司的合成和佈局佈線工具 |
|
矽統XABRE系列以新思科技的PHYSICAL COMPILER作為標準設計工具 (2003.01.17)
新思科技（Synopsys）表示，矽統科技股份有限公司（SiS），主要核心邏輯晶片組與繪圖晶片供應商，已經運用新思科技的Physical Compiler加速設計的時序收歛(timing convergence)，完成其高效能繪圖晶片Xabre 600的設計 |
|
威盛採用Incentia之EDA工具 (2002.10.09)
EDA工具供應商Incentia和威盛簽署合約，Incentia表示，Incentia的靜態時序分析（STA；Static Timing Analysis）和邏輯合成（Logic synthesis）產品，已獲威盛使用。同時去年Incentia推出DesignCraft邏輯合成工具和TimeCraft靜態時序分析工具後，今年7月又推出實體合成工具DesignCraft Pro，並表示該產品在執行時間和性能上，遠超過市場上普遍產品的使用功能 |
|
新思發表DESIGNWARE記憶體智財分支系統解決方案 (2002.08.02)
先進積體電路設計的廠商，新思科技(SYNOPSYS)發表一套立即可取得的完整記憶體智財（IP），包含有記憶體模型、記憶體控制器與記憶體內建自我測試元件．此一DesignWare智財資料庫中記憶體的解決方案 |
|
開發與整合複雜的虛擬元件 (2002.06.05)
成功地將設計重複使用，能夠顯著地提升系統單晶片（SoC）設計的生產力與品質。端末使用者利用預先設計並驗證好的矽智產（Silicon IP），可以有效地降低SoC整合時的風險與時效上的延誤 |
|
新思發表DESIGN COMPILER (2002.06.04)
新思科技（SNPS）近日發表其最新的暫存器轉換層級合成解決方案─Design Compiler 2002.05版本。有超過十年的時間，全世界的硬體設計工程師們仰賴Design Compiler(DC)創造出極大多數的積體電路晶片 |
