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NEC認可NC-Verilog模擬工具的簽證(sign-off)能力 (2000.05.03)
Cadence發佈新聞稿指出NEC的新一代特殊應用積體電路(ASIC)設計作業已能在NC-Verilog邏輯模擬技術中直接完成最後簽證(Sign-off)的程序。透過一連串嚴謹的認證步驟,NEC將把NC-Verilog整合至其OpenCAD設計環境內,以支援超大型複雜晶片的開發工作


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