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Synopsys發表完整SystemVerilog設計及驗證流程 (2006.03.22)
半導體設計軟體解決方案廠商新思科技公司(Synopsys)20日宣佈，其設計及驗證產品的套裝軟體均已支援SystemVerilog語言，領先其他同業的腳步。同時，新思科技也率先推出支援SystemVerilog驗證IP的VCS Verification Library，並在Formality equivalence checker中增添SystemVerilog語法分析器(parser)之功能，說明了Synopsys在支援SystemVerilog的設計及驗證流程已更為完備 |
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新思推出可於供電網路中簽核的PrimeRail (2005.05.12)
全球半導體設計軟體廠商新思科技（Synopsys）推出使用於供電網路（Power Network）上簽核（sign-off）的最新產品PrimeRail。PrimeRail採用了新的混合技術，可有效分析完整晶片上靜態與動態壓降（voltage-drop）和電子遷移（electromigration；EM）等各種狀況 |
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NEC九十奈米LSI邏輯元件設計流程採用新思之STAR-RCXT (2003.12.16)
新思科技16日宣佈，NEC微電子股份有限公司己經將新思科技的Star－RCXT整合至其九十奈米、CB－90的設計流程當中。 Star－RCXT擁有業界內第一個支援先進銅製程的功能，它使得NEC微電子在從事九十奈米製程的設計時 |
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矽統XABRE系列以新思科技的PHYSICAL COMPILER作為標準設計工具 (2003.01.17)
新思科技（Synopsys）表示，矽統科技股份有限公司（SiS），主要核心邏輯晶片組與繪圖晶片供應商，已經運用新思科技的Physical Compiler加速設計的時序收歛(timing convergence)，完成其高效能繪圖晶片Xabre 600的設計 |
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台積電與新思攜手 (2003.01.06)
台灣積體電路公司(TSMC)與新思科技(Synopsys)日前發表合作聲明，為下一代製程共同合作。目前新思科技的訊號完整（SI）分析工具已經具備處理一百三十與九十奈米製程技術的能力 |
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MEZOE 與新思合作藍芽技術 (2002.11.26)
Mezoe宣佈已經與積體電路設計的廠商-新思科技共同合作，加入DesignWare(R) Star的智財計劃，提供一套完整的藍芽硬體與軟體解決方案。Mezoe提供軟體發展環境與原始碼予其經過認證的BlueStack(R)通訊軟體協定的頂層結構 |
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新思Hercules為TSMC採用 (2002.10.22)
新思科技(SNPS)日前宣佈旗下為業界所信賴的實體驗證解決方案─Hercules，現在針對台積電的Nexsys(R)九十奈米製程技術，提供設計規則檢驗(DRC)之標準檔案。經由新思科技實體驗證專家們的共同努力，台積電設計服務工程師們已經為設計規則檢驗(DRC)與佈局對照邏輯圖(LVS)檢驗發展出Hercules的標準檔案 |
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新思宣佈亞太地區新的人事任命 (2002.08.15)
新思科技（Synopsys Inc）宣佈任命Howard Ko，柯復華博士，為亞太區副總裁；James Eun 先生 ，為南韓分公司總經理。新加入的團隊成員們將與新思的客戶、高階經理團隊共同合作，將以最先進的電子設計自動化 (EDA) 解決方案，以及專業設計服務提供給亞太地區的電子工業 |
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擎亞採用Synopsys設計流程及工具 (2002.08.13)
專業系統單晶片解決方案供應商擎亞科技（CoAsia）近日表示，有鑑於新思科技（Synopsys）的實體混合器以及在R2G(RTL2GDS)的設計流程上的技術優勢，不但與新思科技建立合作關係，並採用Synopsys的設計流程及工具，加上擎亞國際與三星（Samsung）IP的技術，可提供國內IC Design House在SoC時代快速且正確的IC開發流程 |
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新思發表DESIGNWARE記憶體智財分支系統解決方案 (2002.08.02)
先進積體電路設計的廠商，新思科技(SYNOPSYS)發表一套立即可取得的完整記憶體智財（IP），包含有記憶體模型、記憶體控制器與記憶體內建自我測試元件．此一DesignWare智財資料庫中記憶體的解決方案 |
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新思與擎亞建立合作關係 (2002.06.24)
新思科技（Synopsys）日前表示該公司將與以發展系統單晶片解決方案（System On a Chip solution）之業務為營業宗旨的擎亞國際科技（CoAsia）建立合作關係，擎亞國際並導入採用Synopsys的設計流程（Design Methodology）及工具 |
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新思發表DESIGN COMPILER (2002.06.04)
新思科技（SNPS）近日發表其最新的暫存器轉換層級合成解決方案─Design Compiler 2002.05版本。有超過十年的時間，全世界的硬體設計工程師們仰賴Design Compiler(DC)創造出極大多數的積體電路晶片 |
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新思發表實體合成工具的最新版本－Physical Compiler 2002.02 (2002.04.18)
先進積體電路設計的廠商，新思科技18日發表其主要實體合成工具的最新版本，Physical Compiler 2002.02，為規模超過兩千萬邏輯閘的設計，提供工程師們一個時序收歛的流程．新版的Physical Compiler為達成這種高生產力的流程 |
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經營模式與人才需求探究 (2002.04.05)
本文將從Design House的相關廠商進行探討，蒐羅該產業中的人才、技術、經營模式等面向，針對上、中、下游的互動關係與觀察，檢視現今所面臨到的種種問題並進行追蹤與趨勢剖析，從中找出Design House的源泉活水 |
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新思與ST合作降低複雜系統單晶片的整體測試成本 (2002.03.18)
新思科技在歐洲的設計自動化與測試部門18日宣佈一項與意法半導體的兩年合作計畫，為降低晶片製造測試所需的開發成本與努力，並同時提昇測試的品質，將專注於創造新的方法與技術．這項新的結盟計畫是為了發展與提供新思科技與意法半導體所共同創新研發完成的先進製造測試解決方案 |
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新思與Virtual Silicon和Silicon Metrics合作 (2002.03.11)
新思科技（Synopsys Inc.），11日與Virtual Silicon科技及Silicon Metrics公司共同宣佈，為PrimeTime SI提供了Virtual Silicon 的eSi-Route標準技術技術元件資料庫。這些技術技術元件資料庫乃是利用Silicon Metrics的SiliconSmart CR工具進行參數萃取而組成，並且具備合格的條件，可以在無廠房設備的流程中，支援PrimeTime SI針對0 |
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Toshiba運用新思科技的Physical Compiler完成佈局遞交的工作 (2002.03.08)
複雜晶片設計的科技公司─新思科技（Synopsys）8日宣佈，Toshiba America Electronic Components（TAEC）已經採用新思科技的Physical Compiler作為其以佈局為基礎的遞交（Handoff）工具。TAEC已經運用Physical Compiler執行佈局遞交的流程 |
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SGI使用新思Physical Compiler完成可調式集線器晶片 (2002.03.07)
新思科技（Synopsys）日前宣佈，SGI最近已經成功地使用新思科技的實體合成器Physical Compiler，完成一顆可調式集線器晶片，這顆晶片為將來幾代的產品，創造出革命性，高效能的SGI NUMA架構．可調式集線器可用來作為處理器介面 |
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新思推出VCS Verilog模擬器最新版本─ VCS６.１ (2002.03.04)
新思科技4日發表其具業界領導地位的VCS Verilog 模擬器最新版本─ VCS６.１，與高效能的Scirocco VHDL模擬器─ Scirocco 2001.10。從已經採用這些最新版本模擬器的客戶設計結果發現 |
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Artisan程式庫符合新思科技PrimeTime SI需求 (2002.02.28)
新思科技 (Synopsys) 與Artisan Components公司 27日發表Artisan的SAGE- X 0.18-與0.13-微米標準巢狀程式庫已經達合格標準，且立即可供新思科技 PrimeTime SI的PrimeTime SI 與 Artisan的SAGE-X程式庫在其奈米設計流程中使用，客戶能夠因此快速且精確地找出由於交叉對話所產生的時間問題，而降低導致晶片失敗的潛在危機 |
