 |
互连汇流排的产品生命周期（上） (2022.03.01)
本文探讨这些流程演变，以及从SystemC效能分析探索互连汇流排架构的生命周期，藉以透过通用型PSS流量产生器进行确认与验证。 |
 |
Mentor为Verification Academy新增SystemVerilog课程和图案库 (2016.08.10)
Mentor Graphics公司为Verification Academy增加全新SystemVerilog课程和图案库以?明验证工程师提高专业技能、生产率及设计品质。针对 UVM 验证的 SystemVerilog 物件导向程式设计 (OOP) 课程由一位业内资深的 SystemVerilog 专家开发，可帮助工程师扩展 SystemVerilog 技能并在新概念、新技术与新方法方面保持与时俱进 |
 |
Mentor推出原生完整的UVM SystemVerilog记忆体验证IP库 (2016.03.09)
Mentor Graphics（明导）推出首个完全原生的UVM SystemVerilog记忆体验证IP库，该记忆体验证IP库可用于所有常用记忆体设备、配置和介面。 Mentor在目前已可支援60多种常用外设介面（commonly used peripheral interfaces）和汇流排架构的Mentor验证 IP（Mentor VIP）库中新增了 1600多种记忆体模型 |
|
IP授权崛起 EDA深耕验证市场 (2015.10.13)
近年来，EDA业者都认定了验证流程是相当重要的市场，
理由在于众家晶片业者所投入的成本也愈来愈高，
背后的原因在于IP授权业者的兴起，
再加上先进制程的缘故所导致 |
|
思源新版VERDI侦错软件可完全支持UVM (2011.05.11)
思源科技（Sprintsoft）于日前宣布，旗下Verdi自动化侦错系统开始完全支持Universal Verification Methodology (简称UVM)。Verdi软件在既有的HDL侦错平台上新增全新的UVM原始码与交易层讯息纪录功能，让工程师们能将复杂的SystemVerilog testbench结构具象化，以便轻松地进行先进系统芯片装置测试的侦错工作 |
当传输技术进入数字时代之后，用户及厂商对于数字显示的质量要求越来越注重，结合显示适配器硬件的数字显示接口标准，其发展进度因而更受到瞩目。
