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欧盟资助SYNAPTIC项目研发先进的设计合成工具流程 (2013.04.12)
由欧盟第七期科研架构计划资助的企业学术联盟宣布一项三年期项目圆满结束，并发布了设计合成工具流程以及相关的亲微影（litho-friendly）单元库和评估工具。
SYNAPTIC研究项目由来自欧洲和巴西的8家产学机构组成 |
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XMOS可编程芯片以低成本提供弹性及差异化 (2008.04.21)
软件化的芯片(SDS,Software Defined Silicon)创制者XMOS Semiconductor日前发表其可编程芯片之第一款产品系列－XS1-G。此系列所包含的三项组件，提供1、2或4个该公司XCore事件驱动、多线程处理器逻辑单元(tile)之选择，量购之价格范围则为$1-10美元间 |
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实现FPGA为主的DSP潜能 (2007.11.10)
功能强大的FPGA解决方案藉由设计技术提供未来的希望。 DSP特化的FPGA正快速演变成高度要求且多样化的应用选项。应用和供应商无关的设计资料库还有DSP合成，是成功且有效率地规划出以FPGA为主的DSP设计流程之基础 |
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Cadence低耗电解决方案 电源功耗共通格式整合 (2007.01.31)
电子设计创新厂商Cadence益华计算机，发表Cadence低耗电解决方案（Low-Power Solution），是一完善整合的低耗电芯片逻辑设计、验证与设计实现的流程。Cadence益华计算机低耗电解决方案整合了针对Si2联盟提出的电源功耗共通格式（Common Power Format，CPF），在早期的设计流程中就能考虑到电源的议题，为IC工程师们提供终端低耗电设计解决方案 |
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以实体合成技术克服新一代设计挑战 (2007.01.31)
最初的FPGAs是由数十个逻辑单元所组成，其功能需求很容易经由绘制电路图的软件来表示。然而在摩尔定律的推波助澜之下，FPGAs也日趋壮大。在90年代初期，FPGAs已成长到由数千个逻辑单元组成，电路图的绘制也开始变得相当复杂而乏味 |
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协助消费性IC设计走向可预期的成功 (2006.08.07)
DFM（Design For Manufacturing）市场前景看好的趋势下，EDA的商机也日益蓬勃，在DFM市场中，消费性IC与上市时程（time-to-market）及单位成本（unit cost）有最直接的相关性。 Synopsys为提供EDA工具的厂商，此次推出新一代的IC Compiler，为消费性IC设计提供便利的解决方案 |
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益华-Cadence Technology on Tour 2006 (2006.05.09)
随着电子消费产品成为电子系统及半导体产业的主流产品，新的应用领域和市场需求的快速变化，以及新ㄧ代的半导体工艺和设计方法的进步，设计人员必须不断尝试新的电子设计自动化(EDA)工具及解决方案 |
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Synopsys发表完整SystemVerilog设计及验证流程 (2006.03.22)
半导体设计软件解决方案厂商新思科技公司(Synopsys)20日宣布，其设计及验证产品的软件包均已支持SystemVerilog语言，领先其他同业的脚步。同时，新思科技也率先推出支持SystemVerilog验证IP的VCS Verification Library，并在Formality equivalence checker中增添SystemVerilog语法分析器(parser)之功能，说明了Synopsys在支持SystemVerilog的设计及验证流程已更为完备 |
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我国IC设计产业与南港IC设计研发中心发展现况（下） (2005.08.05)
我国半导体产业虽然过去已累积不错的实力与基础，但由于过去国外厂商委由国内业者生产之产品，大多属于规格发展成熟的产品，使得我国系统厂商对于制造系统的掌握相当熟悉，但对于系统规格开发却十分陌生 |
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0.18微米高阶制程已成为两岸IC设计主流趋势 (2004.10.11)
市场研究机构Global Sources与Gartner日前共同发表一项名为「设计潮流与EDA工具：中国大陆及台湾」（Design Trends & EDA Tools：China & Taiwan）的年度研究报告，该报告内容显示，不论在台湾或是中国地区，半导体业者采用0.18微米以下的先进制程生产IC的比例皆日益提升，而工程师使用EDA工具进行设计的情况也逐渐普及 |
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IC设计工具技术趋势与探索 (2003.09.05)
随着IC产业朝向0.13微米以下线宽与千万闸级以上的SoC趋势发展，EDA工具的配合对于IC设计业者来说重要性日益显著；SoC的高复杂性设计必须仰赖EDA供应商提供全新的设计解决方案，以实现类比前后端、混合信号和数位电路的完全整合 |
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IC实体设计自动化所面临的挑战 (2003.06.05)
电子设计自动化（Electronic Design Automation；EDA）为我国「晶片系统国家型科技计画」中，推动我国成为世界级晶片设计中心的重要议题；本文将针对目前EDA后段实体设计部分在SoC时代所面临的挑战，为读者进行全面而扼要的解析 |
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锱铢必较－奈米设计建构上的需求 (2003.04.05)
奈米等级的IC设计不但所需技术愈趋复杂化，设计的过程中可能遇到的问题也随着制程的微小化而增加；本文将分析进行奈米级IC设计时，工程师应掌握的关键议题与必须面临的挑战，并指出目前的技术可克服的瓶颈与未来趋势的发展 |
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Actel为以Flash为基础的ProASIC Plus FPGA (2003.04.03)
Actel公司宣布针对以Flash为基础，具价格优势的可重复编程ProASIC Plus现场可编程闸阵列(FPGA)元件，推出低成本的入门级开发套件。 ProASIC Plus入门级开发套件内容完整，包括APA075 ProASIC Plus元件的硬体实验电路板、Actel Libero Gold整合型设计软体、低成本编程器、编程缆线、电源、使用指南和支援文件说明 |
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Actel强化Libero整合型设计环境 (2003.03.27)
可编程逻辑解决方案供应商Actel公司27日指出，为进一步增强Actel Libero整合型设计环境(IDE)，用于设计和开发其现场可编程闸阵列(FPGA)产品系列。 Actel Libero 2.3 IDE分别提升了Synplicity和Actel公司的合成和布局布线工具 |
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矽统XABRE系列以新思科技的PHYSICAL COMPILER作为标准设计工具 (2003.01.17)
新思科技（Synopsys）表示，矽统科技股份有限公司（SiS），主要核心逻辑晶片组与绘图晶片供应商，已经运用新思科技的Physical Compiler加速设计的时序收敛(timing convergence)，完成其高效能绘图晶片Xabre 600的设计 |
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威盛采用Incentia之EDA工具 (2002.10.09)
EDA工具供货商Incentia和威盛签署合约，Incentia表示，Incentia的静态时序分析（STA；Static Timing Analysis）和逻辑合成（Logic synthesis）产品，已获威盛使用。同时去年Incentia推出DesignCraft逻辑合成工具和TimeCraft静态时序分析工具后，今年7月又推出实体合成工具DesignCraft Pro，并表示该产品在运行时间和性能上，远超过市场上普遍产品的使用功能 |
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新思发表DESIGNWARE内存智财分支系统解决方案 (2002.08.02)
先进集成电路设计的厂商，新思科技(SYNOPSYS)发表一套立即可取得的完整内存智财（IP），包含有内存模型、内存控制器与内存内建自我测试组件．此一DesignWare智财数据库中内存的解决方案 |
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开发与整合复杂的虚拟元件 (2002.06.05)
成功地将设计重复使用，能够显著地提升系统单晶片（SoC）设计的生产力与品质。端末使用者利用预先设计并验证好的矽智产（Silicon IP），可以有效地降低SoC整合时的风险与时效上的延误 |
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新思发表DESIGN COMPILER (2002.06.04)
新思科技（SNPS）近日发表其最新的缓存器转换层级合成解决方案─Design Compiler 2002.05版本。有超过十年的时间，全世界的硬件设计工程师们仰赖Design Compiler(DC)创造出极大多数的集成电路芯片 |
