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联电与Cadence共同开发3D-IC混合键合叁考流程 (2023.02.01)
联华电子与益华电脑（Cadence）於今（1）日共同宣布以Cadence Integrity 3D-IC平台为核心的3D-IC叁考流程，已通过联电晶片堆叠技术认证，助力产业加快上市时间。
联电的混合键合解决方案可整合广泛、跨制程的技术，支援边缘人工智慧（AI）、影像处理和无线通讯等终端应用的开发 |
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Cadence看好3D-IC大趋势 持续朝向系统自动化方案商前进 (2022.12.14)
益华电脑(Cadence Design Systems)，日前在台北举行了媒体团访，由Cadence数位与签核事业群的滕晋厌（Chin-Chi Teng）博士与台湾区总经理Brian Sung亲自出席，除了分享Cadence在台湾的业务进展外，也针对未来的方案与市场布局做说明 |
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Cadence推出全新Certus设计收敛方案 实现十倍快全晶片同步优化签核 (2022.10.13)
益华电脑(Cadence Design Systems, Inc.) 宣布推出全新的Cadence Certus设计收敛解决方案(Closure Solution)，以应对晶片层级设计在尺寸及复杂性上所面临日益增长的挑战。Cadence Certus 设计收敛解决方案的环境可自动作业 |
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摩尔定律碰壁 成本为选择先进封装制程的关键考量 (2022.07.29)
本场东西讲座除了深度剖析晶片封装技术趋势与对策之外，更与亲赴现场的开发业者广泛交流，共同讨论前景与挑战。 |
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新思SiliconSmart元件库获台积电先进制程认证 (2022.01.17)
新思科技SiliconSmart元件库特性(library characterization)解决方案已获得台积公司N5、N4和N3制程技术的认证。作为新思科技融合设计平台一环，该解决方案具备了支援先进节点的单位元件库特性所需的强化功能，能加速行动/5G、高效能运算、人工智慧 (AI)、汽车、互联网(IoT)网路以及航太和国防应用的数位实作 |
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Cadence数位、客制与类比流程 获台积电3奈米和4奈米制程认证 (2021.11.11)
Cadence Design Systems, Inc.宣布，其数位和客制/类比流程已获得台积电 N3 和 N4 制程技术的认证，以支持最新的设计规则手册 (DRM)。 Cadence 和台积电双方持续的合作，为台积电 N3 和 N4 制程提供了相应的制程设计套件 (PDK)，以加速行动、人工智慧和超大规模运算的创新 |
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Cadence与台积电紧密合作3D-IC发展 加速多晶片创新 (2021.11.08)
Cadence Design Systems, Inc.宣布正与台积电紧密合作加速 3D-IC 多晶片设计创新。作为合作的一部分，Cadence Integrity 3D-IC 平台是业界第一个用于 3D-IC 设计规划、设计实现和系统分析的完整统一平台，支持台积电 3DFabric 技术，即台积电的 3D 矽堆叠和先进封装的系列技术 |
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Cadence发表业界首款小晶片和先进封装3DIC平台 加速系统创新 (2021.10.13)
Cadence Design Systems今天宣布，正式推出CadenceO Integrity 3D-IC平台，为业界首个全面、高容量的3D-IC平台，将设计规划、实现和系统分析，整合在单个且统一的管理介面上。此一整合型3D-IC平台，可支援Cadence第三代3D-IC解决方案，通过热完整性、功率和静态时序分析能力，提供以系统级PPA表现，使之在单一小晶片(chiplets)中发挥效能 |
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新思与台积电及微软合作 在云端环境提供可扩展时序签核流程 (2020.06.29)
新思科技(Synopsys)宣布与台积电(TSMC)和微软(Microsoft)合作完成用於云端环境、具备开创性与高度可扩展性的时序签核流程(timing signoff flow)。这项长达数个月、集合三方合作夥伴的大规模合作案，有效加速新一代系统单晶片(SoCs)的签核路径(path) |
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Mentor增强对TSMC 7 奈米制程初期设计开发 (2016.03.28)
Mentor Graphics公司宣布，藉由完成TSMC 10奈米FinFET V1.0认证，进一步增强和优化Calibre平台和Analog FastSPICE (AFS) 平台。此外，Calibre 和 Analog FastSPICE 平台已可应用在基于TSMC 7 奈米 FinFET 制程最新设计规则手册 (DRM) 和 SPICE 模型的初期设计开发和 IP 设计 |
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Altera发布Quartus II软件版本9.0 (2009.02.12)
Altera公司近日发布Quartus II软件版本9.0——CPLD、FPGA和HardCopy ASIC开发环境。9.0版全面支持Altera的收发器FPGA和HardCopy ASIC系列产品。这一个最新版Quartus II开发环境进一步增强了功能，帮助客户以更低的工程投入，更迅速地将Altera解决方案推向市场 |
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美商Trimble公司推出Copernicus II GPS接收机 (2008.05.21)
台湾茂纶公司代理之美商Trimble公司宣布推出Copernicus II GPS接收机－一个接近大拇指的指甲尺寸、使用表面焊着技术(surface-mount)及高接收感度的模块。Copernicus II接收机的特色包含在应用于微弱信号环境下作信号追踪的重大进展以及以高感度、静态时序工作模式(Stationary timing mode)运用于时序同步(time synchronization)应用方面 |
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统计型时序分析 (2007.08.20)
若IC设计不考虑相关性，而只用一些简单分布的情况做为设计依据，则许多原可利用的margin将浪费掉。为充分利用此一特性，最近在数字IC的时序领域热切提出了一种新的时序分析方法--统计型时序分析(Statistical Timing Analysis-SSTA) |
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Synopsys推出PrimeYield (2006.07.26)
新思科技(Synopsys)宣布推出PrimeYield，是该公司最新且功能完备的design-yield analysis套装工具，能够在设计早期对于制造上的问题进行自动化的矫正。PrimeYield可精确预测design-induced mechanisms对于良率的威胁，而且把automated correction guidance提供给上游的设计执行工具 |
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支持Fabless DFM设计 台积电推出设计参考7.0版 (2006.07.18)
台积电日前推出设计参考流程7.0版，相较于6.0版本，新版本强化了统计静态时序分析（Statistical Static Timing Analyzer；SSTA）功能，及新的耗电管理方法与可制程性设计（DFM）功能 |
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FPGA系统之增量设计 (2005.12.03)
由于复杂的大型FPGA系统中牵涉到各种复杂功能、性能要求，以及数量庞大的系统闸，因此通常都需要更改设计、修正逻辑问题或做进一步的优化。与传统的设计流程相比较，增量设计流程非常适用于对设计中的特定部分进行修改或优化，而且不会影响到其他已经达到设计要求的部分 |
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Actel为Libero 6.3软件提供安全设计流程 (2005.11.14)
Actel公司宣布已为Libero整合设计环境(IDE)增加重要的崭新功能。全新的Libero 6.3软件可提供一种安全的设计流程—从合成到实施—以便将Actel的CoreMP7(业界第一款软ARM7系列处理器)整合到Actel的单芯片非挥发性现场可编程门阵列(FPGA)中 |
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Actel Libero 6.2版本 拥有崭新重要功能 (2005.08.17)
Actel宣布推出最新的Libero整合设计环境(IDE)6.2版本，它整合了同类中最佳的设计工具，拥有设计分析和时序收敛的崭新重要功能，以使得现场可编程门阵列(FPGA)设计人员在质量、效率和功能方面获得最好的效果 |
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我国IC设计产业与南港IC设计研发中心发展现况（下） (2005.08.05)
我国半导体产业虽然过去已累积不错的实力与基础，但由于过去国外厂商委由国内业者生产之产品，大多属于规格发展成熟的产品，使得我国系统厂商对于制造系统的掌握相当熟悉，但对于系统规格开发却十分陌生 |
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更符合先进制程需求的签核技术 (2005.07.05)
在今日的晶片领域中，70%的晶片都有嵌入式记忆体IP，因此在验证这些记忆体的可靠度和良率上，具备正确的功率网路签核（sign-off）是相当重要的。半导体设计供应商新思科技（Synopsys）也针对此发表了使用于功率网路（Power Network）上签核的新产品PrimeRail，以在新设计和矽晶片之需求上提供技术的创新 |
