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Microchip收购Neuronix人工智慧实验室 增强现场部署效能 (2024.04.16)
为了在现场可程式设计闸阵列（FPGA）上增强部署高能效人工智慧边缘解决方案的能力，Microchip公司宣布收购 Neuronix 人工智慧实验室。Neuronix人工智慧实验室提供神经网路稀疏性优化技术，可在保持高精度的同时，降低图像分类、物件侦测和语义分割等任务的功耗、尺寸和计算量 |
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群联采Cadence Cerebrus AI驱动晶片最隹化工具 加速产品开发 (2024.01.31)
群联电子日前已成功采用Cadence Cerebrus智慧晶片设计工具(Intelligent Chip Explorer)和完整的Cadence RTL-to-GDS数位化全流程，优化其下一代12nm制程NAND储存控制晶片。Cadence Cerebrus为生成式AI技术驱动的解决方案，协助群联成功降低了 35%功耗及3%面积 |
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监别式与生成式AI相辅相成 (2024.01.27)
眼看2024年人工智慧（AI）即将成为驱动全球经济成长的动力之一，除了所需与算力相关的硬/软体，与演算法、语言模型等先进科技，就连传产中小制造业未来也有机会从中切入 |
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西门子发布Tessent RTL Pro 加强可测试性设计能力 (2023.10.19)
西门子数位化工业软体近日发布 Tessent RTL Pro 创新软体解决方案，旨在帮助积体电路（IC）设计团队简化并加速下一代设计的关键可测试性设计（DFT）工作。
随着 IC 设计在尺寸和复杂性方面不断增长，工程师必须在设计早期阶段识别并解决可测试性问题 |
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EDA的AI进化论 (2023.07.25)
先进晶片的设计与制造，已经是庞然大物，一般的人力早已无力负担。幸好，AI来了。有了AI加入之後，它大幅提升了IC设计的效率，无论是前段的设计优化，或者是後段晶片验证，它都带来了无与伦比的改变 |
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人工智慧：晶片设计工程师的神队友 (2023.07.20)
随着人工智慧的发展，晶片业者正在利用深度学习来进行比人类更快、更高效地晶片设计。晶片设计是一项复杂的工作，最近几年不断追求更高密度和性能的界限下，人工智慧已经在晶片设计中发挥着越来越大的作用 |
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共同建立大胆的 ASIC 设计路径 (2023.07.18)
本文说明在 CEVA 和 Intrinsix 如何与 OEM 和半导体公司合作，以大胆的方式取得一站式 ASIC 设计或无线子系统设计。 |
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英业达推出嵌入式神经网路处理器IP 仰攻AI产业上游IC设计 (2023.06.06)
迎接人工智慧上下游产业持续发展，英业达最新发表「VectorMesh」AI加速器系列，则强调支援先进人工智慧推论运算，不仅拥有低功耗、高效能、高弹性架构3大优点，还率先推出从模型训练、设计及SoC整合到晶片量产阶段，一条龙且客制化的整合服务，将大幅缩短客户产品开发时程，提升其产品市场竞争力 |
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Microchip发布新工具和设计服务 协助转用PolarFire和SoC (2023.06.06)
随着智慧边缘设备对能效、安全性和可靠性的高要求，系统架构师和设计工程师不得不寻找新的解决方案。Microchip Technology Inc.今日宣布推出新的开发资源和设计服务，以协助系统设计人员转用PolarFire FPGA和SoC，包括业界首款中阶工业边缘协议堆叠、可客制化的加密和软IP启动库，以及将现有FPGA设计转换为PolarFire元件的新工具 |
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Imagination与Synopsys合作加速3D可视化技术发展 (2023.01.13)
Imagination Technologies宣布与Synopsys共同为行动光线追踪解决方案打造更快速、高效的设计流程。光线追踪技术透过模拟光线在现实世界中的行为方式，大幅提高图形逼真度，进而创造出与真实世界几??完全相同的3D场景 |
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虚拟平台模拟与SystemC模拟器 (2023.01.05)
这些年来，晶片设计的复杂度大幅增加。多数晶片型产品都需要有软体执行，才能发挥作用。产品推出时，软硬体都必须准备就绪。 |
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Cadence数位与客制/类比流程 获台积电N4P和N3E制程技术认证 (2022.11.03)
益华电脑(Cadence Design Systems, Inc.)宣布，Cadence数位与客制/类比设计流程，通过台积电N4P与N3E制程认证，支持最新的设计规则手册(DRM)与FINFLEX技术。Cadenc为台积电N4P和 N3E 制程提供了相应的制程设计套件 (PDK)，以加速先进制程行动、人工智慧和超大规模运算的设计创新 |
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以设计师为中心的除错解决方案可缩短验证时间 (2022.07.28)
「设计错误」常被认为是造成 ASIC 和 FPGA 重新设计的主要原因之一。而在这些错误当中，有许多类型都可以很容易由「以设计师为中心」的解决方案所捕捉，修正或除错，进而缩短验证时间 |
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西门子EDA从技术、设计、系统三大面向协助企业数位转型 (2022.06.21)
疫情带动数位经济的崛起，加速各产业的科技创新与数位化进程，而半导体作为数位化的核心材料，在驱动云端、物联网、5G等创新应用中起到关键作用。
根据VLSI Research |
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新一代单片式整合氮化??晶片 (2022.05.05)
氮化??或氮化铝??（AlGaN）的复合材料能提供更高的电子迁移率与临界电场，结合HEMT的电晶体结构，就能打造新一代的元件与晶片。 |
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以模型为基础的设计方式改善IC开发效率 (2022.04.25)
以模型为基础的设计开发，在Simulink建立模型并模拟混和讯号IC设计、受控体和微机电系统（MEMS），本文展示马达和感测器的范例。 |
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互连汇流排的产品生命周期（下） (2022.03.17)
可携式刺激源标准（PSS）是最新的业界标准，其用来规范测试意图与行为，让测试刺激源可重复套用到不同的目标平台。 |
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互连汇流排的产品生命周期（上） (2022.03.01)
本文探讨这些流程演变，以及从SystemC效能分析探索互连汇流排架构的生命周期，藉以透过通用型PSS流量产生器进行确认与验证。 |
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新思Fusion Compiler协助客户实现超过500次投片 (2021.12.07)
新思科技宣布其旗舰产品Fusion Compiler RTL至GDSII解决方案自 2019推出以来，已协助用户累积超过500次投片，此项成就扩展了新思科技在数位设计实作领域的地位。使用 Fusion Compiler进行设计投片的客户涵盖领先业界的半导体公司40至3奈米制程节点，横跨高效能运算(high-performance computing; HPC)、人工智慧(AI)与第五代行动通讯等高成长的垂直市场 |
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Cadence数位、客制与类比流程 获台积电3奈米和4奈米制程认证 (2021.11.11)
Cadence Design Systems, Inc.宣布，其数位和客制/类比流程已获得台积电 N3 和 N4 制程技术的认证，以支持最新的设计规则手册 (DRM)。 Cadence 和台积电双方持续的合作，为台积电 N3 和 N4 制程提供了相应的制程设计套件 (PDK)，以加速行动、人工智慧和超大规模运算的创新 |
